基于NIOS II的BCMO4藍(lán)牙通信模塊的設(shè)計(jì)

　　本設(shè)計(jì)采用了Altera公司開發(fā)的第二代低成本的FPGA芯片，在其之上開發(fā)了基于BCM04的NIOSⅡ藍(lán)牙通信模塊。該通信模塊能夠代替電纜，有效的應(yīng)用于工作環(huán)境復(fù)雜多變的工業(yè)現(xiàn)場(chǎng)，可實(shí)現(xiàn)與現(xiàn)場(chǎng)設(shè)備、接入點(diǎn)、手操器等設(shè)備的無線通信

　　引言

　　在工業(yè)現(xiàn)場(chǎng)中，大多的通信設(shè)備是通過加裝通信模塊來實(shí)現(xiàn)的，而大多的通信模塊的處理器采用ARM核。隨著微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，電子系統(tǒng)已經(jīng)從電路板級(jí)系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入式系統(tǒng)的多種模式。SOPC由于集成了硬核或軟核CPU、DSP、存儲(chǔ)器、外圍I/O及可編程邏輯模塊，在設(shè)計(jì)和應(yīng)有的靈活性及其成本方面有較大的優(yōu)勢(shì)。

　　NIOSⅡ系列處理器是Altera公司的第二代FPGA嵌入式處理器。同前一代軟核的CPU相比，NIOSⅡ的性能得到很大提高，體積更小，其最大處理能力是第一代軟核的三倍。邏輯功能方面具有32位的精簡(jiǎn)指令集CPU。實(shí)現(xiàn)方式是在FPGA上通過編程的方式實(shí)現(xiàn)，這是與傳統(tǒng)的CPU的一個(gè)根本的差別。本文是在NIOSⅡ軟核的基礎(chǔ)上設(shè)計(jì)了藍(lán)牙通信模塊，并在工業(yè)以太網(wǎng)中，較好地實(shí)現(xiàn)了通信模塊與工業(yè)現(xiàn)場(chǎng)設(shè)備的無線通信。

　　NIOSⅡ嵌入式處理器概述

　　NIOSⅡ處理器是Altera公司的第二代用戶可配置的通用32位RSIC軟核微處理器，是Altera公司特有的基于通用FPGA架構(gòu)的軟CPU內(nèi)核。它可以提供：完全的32位指令集、數(shù)據(jù)總線和地址空間;32位通用的目的寄存器;32個(gè)外部中斷源;計(jì)算64位和128位乘積專用指令;單指令桶形移位器;對(duì)多種片上外設(shè)進(jìn)行訪問，提供片外存儲(chǔ)器和外設(shè)接口;在IDE控制下，硬件輔助調(diào)試模塊可對(duì)處理器進(jìn)行啟動(dòng)、停止、單步和追蹤操作;基于CNU C/C++工具鏈和Eclipse IDE;所有的NIOSⅡ處理器系統(tǒng)的指令集兼容;具有超過150 DMIPS的性能。

　　它將設(shè)計(jì)輸入、綜合、布局、驗(yàn)證、編程與配置以及第三方EDA工具接口集成在一個(gè)無縫的綜合性設(shè)計(jì)環(huán)境中。NIOSⅡ的硬件開發(fā)環(huán)境是在SOPC builder中進(jìn)行的。SOPC builder是一個(gè)自動(dòng)化的SOPC硬件系統(tǒng)的開發(fā)工具，集成在Quartus Ⅱ軟件內(nèi)，Quartus Ⅱ和SOPC builder一起為建立SOPC設(shè)計(jì)提供標(biāo)準(zhǔn)化的圖形環(huán)境。Quartus Ⅱ和SOPC builder軟件，可以在很短的時(shí)間內(nèi)定義一個(gè)完整的硬件系統(tǒng)。SOPC builder 通過SOPC開發(fā)階段的系統(tǒng)定義、集成和驗(yàn)證的自動(dòng)化，縮短了產(chǎn)品的市場(chǎng)化時(shí)間。

　　NIOSⅡ軟件開發(fā)環(huán)境被稱為NIOSⅡ集成開發(fā)環(huán)境(Integrated Development Environment，IDE)。它內(nèi)嵌在Quartus Ⅱ設(shè)計(jì)工具中，可通過JTAG將應(yīng)用程序下載到SOPC硬件系統(tǒng)中進(jìn)行調(diào)試，可在指令集仿真器中對(duì)應(yīng)用程序進(jìn)行仿真調(diào)試，也可在ModelSim軟件中進(jìn)行仿真調(diào)試。基于NIOSⅡ的SOPC的軟硬開發(fā)環(huán)境及設(shè)計(jì)流程如圖1所示。

　　圖1 基于NIOSⅡ的SOPC軟硬件開發(fā)環(huán)境及流程

　　首先利用SOPC Builder的界面定制系統(tǒng)，產(chǎn)生輸出文件;然后進(jìn)入傳統(tǒng)的FPGA硬件開發(fā)流程;在Quartus Ⅱ中進(jìn)行邏輯綜合、布局布線。在軟件流程中，用戶利用NIOSⅡ IDE環(huán)境，建立工程、編譯設(shè)計(jì)、調(diào)試等。

　　藍(lán)牙通信模塊的硬件設(shè)計(jì)

　　藍(lán)牙技術(shù)是一個(gè)開放性的、短距離無線通信技術(shù)標(biāo)準(zhǔn)，工作在全球通用的2.4GHz ISM頻段，采用跳頻擴(kuò)頻技術(shù)，可以用于近距離通過無線連接的方式實(shí)現(xiàn)固定設(shè)備以及移動(dòng)設(shè)備之間的網(wǎng)絡(luò)互連，在各種數(shù)字設(shè)備之間實(shí)現(xiàn)靈活、安全、低成本、小功耗的數(shù)據(jù)和語(yǔ)音通信，實(shí)現(xiàn)全方位的數(shù)據(jù)傳輸。

　　工業(yè)現(xiàn)場(chǎng)中存在多種使用不同方法進(jìn)行互連的設(shè)備。對(duì)有些環(huán)境比較惡劣，布線不方便等因素可以采用藍(lán)牙無線通信技術(shù)來實(shí)現(xiàn)數(shù)據(jù)的通信。本設(shè)計(jì)中，采用了基于NIOSⅡ軟核的FPGA芯片EP1C12Q240C8作為CPU處理器，并在處理器的外圍拓展了64Mb的SDRAM和16Mb的Flash，配置了50MHz的時(shí)鐘、復(fù)位電路、下載口，接入藍(lán)牙模塊，以便在藍(lán)牙通信模塊中實(shí)現(xiàn)通信協(xié)議并通過藍(lán)牙模塊發(fā)送測(cè)試數(shù)據(jù)或接收控制命令等。圖2為基于NIOSⅡ軟核的藍(lán)牙通信模塊的硬件設(shè)計(jì)框圖。

　　圖2 基于NIOSⅡ軟核的藍(lán)牙通信模塊的硬件設(shè)計(jì)框圖