工程師分析實(shí)例，帶你走近Xilinx FPGA設(shè)計(jì)

　　如圖 7 中所示，在 Project 菜單下，選擇 New Source 建立新的代碼文件。彈出的對話框如圖 8 所示。

　　
圖7 Project 菜單

　
　圖8 新建代碼文件對話框

　　在 File 中輸入文件名稱，Location 最好選用和 project 文件所在目錄同一個(gè)目錄。將 Add to project 選單選中，該文件將自動被加入當(dāng)前 project 中。在左邊窗口中選擇建立的文件類型，如圖 8 選為 Verilog Module。點(diǎn)擊下一步，如圖 9所示。

　　
圖9 Verilog 代碼文件定義對話框

　　在圖 9 中，可以定義代碼文件的輸入輸出端口，可以不進(jìn)行定義，直接點(diǎn)擊下一步。如果進(jìn)行了定義的話，生成的代碼文本文件會自動加上定義好的輸入輸出端口。點(diǎn)擊下一步，進(jìn)入下一對話框后點(diǎn)擊完成，即可。如圖 10 所示。在圖10 中，可見左面 Module View 中 project 中已經(jīng)多處了剛才建立的 lcd 模塊，右邊打開的 lcd 文件界面中，可以進(jìn)行代碼的編寫。

圖10 代碼文件生成后界面

　　前面介紹的是編寫代碼，如果已經(jīng)用其它工具編寫好了代碼，或者有現(xiàn)成的代碼，則不需要再重新編寫了，下面介紹如何將已有的 verilog 文件導(dǎo)入到 project中。

　　在圖 7 中不要選擇 New Source，而選擇 Add Source。在彈出的窗口中找到已有代碼文件(可同時(shí)加多個(gè)文件)，并點(diǎn)擊“打開”即可。注意：Add Source 是將當(dāng)前選擇的代碼加入到當(dāng)前 project 中,而 Add Copy of Source 是將代碼文件復(fù)制到當(dāng)前 project 所在目錄中，并將復(fù)制后的文件加到 project 中。建議使用后者。添加后結(jié)果如圖 11 所示。(在本文例子中，加入的是 Digital Power 提供的液晶程序 lcd.v。)可以看到在Module View 窗口中將顯示出 verilog 代碼中所有Module，并顯示出其層次結(jié)構(gòu)以及其所在的文件。

　　
圖11 Add Source 結(jié)果圖

　　3.調(diào)用 Modsim 進(jìn)行仿真

　　由于 modsim 的性能非常優(yōu)秀，以及它的普及程度廣，在本文中，介紹如何調(diào)用 modsim。首先，在 edit 菜單中選擇 Preferences 選項(xiàng)，彈出如圖 12 所示對話框。在 Partner Tools 中的 Model Tech Simulator 輸入框中填入您所安裝的 Modsim 應(yīng)用程序文件的路徑。若您所裝的 Modsim 版本為專門為 Xilinx 編寫的 Modsim Xilinx

　　edition版本，可以省略該步驟。經(jīng)過設(shè)置以后，回到如圖 13 所示界面。

　　
圖12 Preferences 對話框

　　
圖13 調(diào)用 Modsim