基于微處理器的FPGA的在線可重配置

可編程邏輯器件（PLD）廣泛應用在各種電路設計中。基于查找表技術、SRAM工藝的大規(guī)模PLD/FPGA，密度高且觸發(fā)器多，適用于復雜的時序邏輯，如數(shù)字信號處理和各種算法的設計。類器件使用SRAM單元存儲配置數(shù)據(jù)。配置數(shù)據(jù)決定了PLD內部互連和功能，改變配置數(shù)據(jù)，也就改變了器件的邏輯功能。SRAM編程時間短，為系統(tǒng)動態(tài)改變PLD的邏輯功能創(chuàng)造了條件。但由于SRAM的數(shù)據(jù)易失的，配置數(shù)據(jù)必須保存在PLD器件以外的非易失存儲器內，才能實現(xiàn)在線可重配置（ICR）。

1 在應用配置（動態(tài)配置）

同一設備在實現(xiàn)不同的應用時，要求FPGA實現(xiàn)不同的功能。如手持多媒體設備，可拍攝分辨率較高的靜止圖像照，采用JPEG2000壓縮，也可傳送活動圖像，采用H.263，H.264/AVC等。單純使用軟件實現(xiàn)速度慢，需要對算法進行精細的優(yōu)化；而使用硬件實現(xiàn)則速度快，但靈活性差。為此，采用微處理器和FPGA相結合來實現(xiàn)手持多媒體終端，微處理器實現(xiàn)程序控制，F(xiàn)PGA實現(xiàn)大量的規(guī)則運算。此外，手持設備的某些應用（如靜止圖像和活動視頻壓縮）可能并不同時實現(xiàn)。若在一片F(xiàn)PGA同時實現(xiàn)這些功能，不僅布線復雜，功能難以實現(xiàn)，而且需要更大規(guī)模的FPGA。若使用不同的配置數(shù)據(jù)進行配置，使FPGA在不同時刻實現(xiàn)不同的功能，則FPGA的容量可以顯著降低，從而降低設備的體積、功耗及成本。

圖 1 APEX FPGA的主動串行（PS）配置時序圖

使用在應用配置時，首先把應用分集，可能同時運行的應用分成一組，耗時的規(guī)則運算由FPGA實現(xiàn)，其它由微處理器實現(xiàn)。把一個FPGA芯片的多個配置文件連續(xù)地存放在系統(tǒng)存儲器中，在程序執(zhí)行時，微處理器把對應特定應用的配置數(shù)據(jù)裝載到FPGA中并完成初始化，在FPGA進入用戶模式后就能實現(xiàn)特定的功能了。這種方法可以采用更小規(guī)模的FPGA，不必使用專用的昂貴配置芯片（如ALTERA的EPC1、EPC2等）來存儲配置數(shù)據(jù)，因而可顯著地節(jié)省系統(tǒng)成本。

ALTERA SRAM工藝的FPGA配置方式主要分為兩大類：主動配置和被動配置。主動配置方式由PLD器件引導配置操作過程，它控制著外部存儲器和初始化過程；而被動配置方式則由外部計算機或控制器控制配置過程。根據(jù)數(shù)據(jù)線的多少又可以將PLD器件配置方式分為并行配置和串行配置兩大類。下面以ALTERA APEX20KC系列器件為例，介紹兩種在微處理器系統(tǒng)里連接簡單且使用方便的配置方式：被動串行配置和被動并行異步配置。

2 被動串行配置（PS）

被動串行配置的主要配置引腳如下：

nSTATUS:命令狀態(tài)下為器件的狀態(tài)輸出。加電后，F(xiàn)PGA立即驅動該引腳到低電位，然后在5μs內釋放它。NSTATUS經(jīng)過10kΩ電阻上拉到Vcc，如果配置中發(fā)生錯誤，F(xiàn)PGA將其拉低。在配置或者初始化時，若配置電路將nSTATUS拉低，F(xiàn)PGA進入錯誤狀態(tài)。

NCONFIG:配置控制輸入。低電位使器件復位，由低到高的電位跳變啟動配置。

CONF_DONF：雙向漏極開路；在配置前和配置期間為狀態(tài)輸出，F(xiàn)PGA將其驅動為低。所有配置數(shù)據(jù)無錯誤接收并且初始化時鐘周期開始后，F(xiàn)PGA將其置為三態(tài)，由于有上拉電阻，所以將其變?yōu)楦唠娖?，表示配置成功。在配置結束且初始化開始時，CONF_DONE為狀態(tài)輸入：若配置電路驅動該管腳到低，則推遲初始化工作；輸入高電位則引導器件執(zhí)行初始化過程并進入用戶狀態(tài)。

DCLK：時鐘輸入，為外部數(shù)據(jù)源提供時鐘。

nCE:FPGA器件使能輸入。nCE為低時，使能配置過程。單片配置時，nCE必須始終為低。

nCEO:輸出（專用于多片器件）。FPGA配置完成后，輸出為低。在多片級聯(lián)配置時，驅動下一片的nCE端。

DATA0：數(shù)據(jù)輸入，在DATA0引腳上的一位配置數(shù)據(jù)。

PORSEL：專用輸入，用來設置上電復位（POR）的延時時間。

圖 2 使用微處理器的被動串行配置方案

nIO_PULLUP:輸入。低電平時，在配置前和配置期間使能內部弱的上拉電阻，將用戶管腳拉至VCCIO。

幾乎所有ALTERA FPGA器件都支持被動串行配置。被動串行配置的是序圖如圖1所示，在這種配置方式中沒有握手信號，配置時鐘的工作頻率必須在器件允許的范圍，最低頻率沒有限制。為了開始配置，配置管腳和JTAG管腳所在的bank的VCCINT、VCCIO必需供電。FPGA上電后進入復位狀態(tài)。nCONFIG被置為低電平，使FPGA進入復位狀態(tài)；nCONFIG由低到高的電位跳變啟動配置過程。整個配置包括三個階段：復位、配置和初始化。當nSTATUS或者nCONFIG為低電平時，器件脫離復位狀態(tài)，并且釋放漏極開路的nSTATUS管腳。在nSTATUS釋放后，被外部電阻拉高，這時nSTATUS和nCONFIG同時為高電平，F(xiàn)PGA準備接收配置數(shù)據(jù)，配置階段開始。在串行配置過程中，F(xiàn)PGA在DCLK上升沿鎖存DATA0引腳上的數(shù)據(jù)。成功接收到所有數(shù)據(jù)后，釋放CONF_DONE引腳，并被外部電阻拉高。CONF_DONE由低到高的轉變標志配置結束，初始化開始。此后，DCLK必須提供幾個周期的時鐘（具體周期數(shù)據(jù)與DCLK的頻率有關），確保目標芯片被正確初始化。初始化完成后，F(xiàn)PGA進入用戶工作模式。如果使用了可選的INIT_DONE信號，在初始化結束后，INIT_DONE被釋放，且被外部電阻拉高，這時進入用戶模式。DCLK、DATA、DATA0配置后不能三態(tài)，可置高或者置低。