基于DDS+PLL技術的頻率合成器的設計

摘要：介紹了一種頻率合成技術的設計與實現(xiàn)，基于DDS與PLL的技術產生高頻信號頻率。該頻率合成器由高性能DDS芯片AD9852與鎖相環(huán)芯片ADF4360-7構成。該方案控制簡單、編程靈活、可靠性高，且產生的信號具有輸出頻率高、分辨率高、頻譜純等優(yōu)點。
關鍵詞：DDS；鎖相環(huán)；FPGA

0 引言
頻率合成技術是近代電子系統(tǒng)和裝備的重要組成部分，在無線電技術和電子系統(tǒng)的各個領域均得到了廣泛的應用。頻率合成即把若干個穩(wěn)定的標準頻率經過“加、減、乘、除”四則運算，產生一系列新的具有同樣穩(wěn)定度和準確度的頻率的過程。目前的頻率合成的基本方法包括：直接頻率合成(DS)、間接頻率合成(IS)以及直接數字頻率合成技術(DDS)。直接數字頻率合成是將數字處理的技術與方法引入信號合成領域的一項新技術，它從相位的概念出發(fā)進行頻率合成，通過DSP或FPCA對DDS輸出波形的頻率、幅度、相位實行精確的控制。本文采用DDS與PLL相結合的方式，并在FPGA的控制下，產生高頻率、高分辨率以及短頻率轉換時間的信號波形。

1 方案擬定
1．1 DDS基本原理
典型的DDS由四部分構成，分別為：N位相位累加器、波形存儲器、數／模轉換器和低通濾波器。其原理為：由一個高穩(wěn)定的晶體振蕩器提供參考時鐘頻率，用于DDS中各部分同步工作。將頻率控制字K送入相位累加器的輸入端，相位累加器在參考時鐘的作用下，按照頻率控制字K對頻率進行線性相位取樣；對波形存儲器尋址，使相位碼轉換為相應的波形幅度碼；再經過數模轉換器得到模擬的階梯波；最后經低通濾波器得到所需頻率的波形。
設fc為參考時鐘頻率，頻率控制字為K，N是相位累加器的字長，則


1．2 DDS+PLL技術的優(yōu)勢
DDS具有極高的頻率分辨率、近似實時的頻率轉換時間、任意波形的輸出和便于程控等特點，但其合成頻率較低，則限制了它的應用范圍。而PLL具有的頻帶寬、工作頻率高、頻譜純等優(yōu)點正好可以彌補DDS的不足之處。兩者的結合，不僅簡化了電路、減少了硬件的使用量，同時還降低了功耗。
DDS的輸出信號作為PLL的參考頻率源，使得輸出具有較高的頻率分辨率，同時PLL作為一個可編程的倍頻器，可將DDS產生的頻率倍頻到所需要的頻率范圍。當鎖相環(huán)鎖定的時候，頻率合成器的輸出頻率為：

其中fc為DDS的時鐘頻率，K為DDS的頻率控制字，N為DDS的相位累加器字長。
通過(5)式可知，基于DDS與PLL技術的頻率合成器中，DDS可以輸出一個低頻信號，通過PLL的倍頻合成后達到高頻信號的輸出范圍，與此同時系統(tǒng)輸出的信號也能有較高的頻率分辨率。

2 頻率合成器實現(xiàn)
2．1 方案設計
本設計采用DDS激勵PLL的方式實現(xiàn)頻率從低頻倍頻至高頻。其中，DDS芯片選取AD公司生產的AD9852，PLL芯片選取AD公司生產的ADF43 60-7芯片。外部通過FPGA對DDS實現(xiàn)控制工作，其無限次反復編程的功能保證了DDS波形產生的持續(xù)時間大于鎖相環(huán)的捕捉時間，從而產生
所需的輸出頻率。
AD9852的DDS系統(tǒng)有雙48 bit可編程頻率寄存器，在數據進入正弦查表之前截斷，只對高17位進行正弦查表，最后再由內部集成的12 bit DAC產生模擬信號輸出。它的內核部分最高可以工作在300 MHz，時鐘信號可直接或者間接通過可編程時鐘乘法器(4×—20×)輸入內核，通過間接的方式降低外部時鐘的頻率，而內核的時鐘頻率保持不變。本設計基于間接時鐘輸入的方式，以30 MHz外部有源晶體振蕩器提供穩(wěn)定的時鐘頻率輸入，通過內部可編程時鐘乘法器進行4倍頻，保證了工作頻率為120 MHz。
鎖相環(huán)輸出部分采用的是ADF4360-7芯片，其輸出頻率從350 MH～1 800 MHz，且內部集成VCO，可由外部電感值的改變選擇不同的工作頻段。主要由低噪聲數字鑒相器、可編程分頻器R(14 bit)、可編程A(5 bit)、B(13 bit)寄存器和一個雙模分頻器(P／P+1分別為8／9，16／17)構成。其合成的分頻比滿足：N=B×P+A，其中，B≥A且N≥(P2-P)。