基于DDS+PLL技術(shù)的頻率合成器的設(shè)計(jì)

摘要：介紹了一種頻率合成技術(shù)的設(shè)計(jì)與實(shí)現(xiàn)，基于DDS與PLL的技術(shù)產(chǎn)生高頻信號(hào)頻率。該頻率合成器由高性能DDS芯片AD9852與鎖相環(huán)芯片ADF4360-7構(gòu)成。該方案控制簡單、編程靈活、可靠性高，且產(chǎn)生的信號(hào)具有輸出頻率高、分辨率高、頻譜純等優(yōu)點(diǎn)。
關(guān)鍵詞：DDS；鎖相環(huán)；FPGA

0 引言
頻率合成技術(shù)是近代電子系統(tǒng)和裝備的重要組成部分，在無線電技術(shù)和電子系統(tǒng)的各個(gè)領(lǐng)域均得到了廣泛的應(yīng)用。頻率合成即把若干個(gè)穩(wěn)定的標(biāo)準(zhǔn)頻率經(jīng)過“加、減、乘、除”四則運(yùn)算，產(chǎn)生一系列新的具有同樣穩(wěn)定度和準(zhǔn)確度的頻率的過程。目前的頻率合成的基本方法包括：直接頻率合成(DS)、間接頻率合成(IS)以及直接數(shù)字頻率合成技術(shù)(DDS)。直接數(shù)字頻率合成是將數(shù)字處理的技術(shù)與方法引入信號(hào)合成領(lǐng)域的一項(xiàng)新技術(shù)，它從相位的概念出發(fā)進(jìn)行頻率合成，通過DSP或FPCA對DDS輸出波形的頻率、幅度、相位實(shí)行精確的控制。本文采用DDS與PLL相結(jié)合的方式，并在FPGA的控制下，產(chǎn)生高頻率、高分辨率以及短頻率轉(zhuǎn)換時(shí)間的信號(hào)波形。

1 方案擬定
1．1 DDS基本原理
典型的DDS由四部分構(gòu)成，分別為：N位相位累加器、波形存儲(chǔ)器、數(shù)／模轉(zhuǎn)換器和低通濾波器。其原理為：由一個(gè)高穩(wěn)定的晶體振蕩器提供參考時(shí)鐘頻率，用于DDS中各部分同步工作。將頻率控制字K送入相位累加器的輸入端，相位累加器在參考時(shí)鐘的作用下，按照頻率控制字K對頻率進(jìn)行線性相位取樣；對波形存儲(chǔ)器尋址，使相位碼轉(zhuǎn)換為相應(yīng)的波形幅度碼；再經(jīng)過數(shù)模轉(zhuǎn)換器得到模擬的階梯波；最后經(jīng)低通濾波器得到所需頻率的波形。
設(shè)fc為參考時(shí)鐘頻率，頻率控制字為K，N是相位累加器的字長，則


1．2 DDS+PLL技術(shù)的優(yōu)勢
DDS具有極高的頻率分辨率、近似實(shí)時(shí)的頻率轉(zhuǎn)換時(shí)間、任意波形的輸出和便于程控等特點(diǎn)，但其合成頻率較低，則限制了它的應(yīng)用范圍。而PLL具有的頻帶寬、工作頻率高、頻譜純等優(yōu)點(diǎn)正好可以彌補(bǔ)DDS的不足之處。兩者的結(jié)合，不僅簡化了電路、減少了硬件的使用量，同時(shí)還降低了功耗。
DDS的輸出信號(hào)作為PLL的參考頻率源，使得輸出具有較高的頻率分辨率，同時(shí)PLL作為一個(gè)可編程的倍頻器，可將DDS產(chǎn)生的頻率倍頻到所需要的頻率范圍。當(dāng)鎖相環(huán)鎖定的時(shí)候，頻率合成器的輸出頻率為：

其中fc為DDS的時(shí)鐘頻率，K為DDS的頻率控制字，N為DDS的相位累加器字長。
通過(5)式可知，基于DDS與PLL技術(shù)的頻率合成器中，DDS可以輸出一個(gè)低頻信號(hào)，通過PLL的倍頻合成后達(dá)到高頻信號(hào)的輸出范圍，與此同時(shí)系統(tǒng)輸出的信號(hào)也能有較高的頻率分辨率。

2 頻率合成器實(shí)現(xiàn)
2．1 方案設(shè)計(jì)
本設(shè)計(jì)采用DDS激勵(lì)PLL的方式實(shí)現(xiàn)頻率從低頻倍頻至高頻。其中，DDS芯片選取AD公司生產(chǎn)的AD9852，PLL芯片選取AD公司生產(chǎn)的ADF43 60-7芯片。外部通過FPGA對DDS實(shí)現(xiàn)控制工作，其無限次反復(fù)編程的功能保證了DDS波形產(chǎn)生的持續(xù)時(shí)間大于鎖相環(huán)的捕捉時(shí)間，從而產(chǎn)生
所需的輸出頻率。
AD9852的DDS系統(tǒng)有雙48 bit可編程頻率寄存器，在數(shù)據(jù)進(jìn)入正弦查表之前截?cái)?，只對?7位進(jìn)行正弦查表，最后再由內(nèi)部集成的12 bit DAC產(chǎn)生模擬信號(hào)輸出。它的內(nèi)核部分最高可以工作在300 MHz，時(shí)鐘信號(hào)可直接或者間接通過可編程時(shí)鐘乘法器(4×—20×)輸入內(nèi)核，通過間接的方式降低外部時(shí)鐘的頻率，而內(nèi)核的時(shí)鐘頻率保持不變。本設(shè)計(jì)基于間接時(shí)鐘輸入的方式，以30 MHz外部有源晶體振蕩器提供穩(wěn)定的時(shí)鐘頻率輸入，通過內(nèi)部可編程時(shí)鐘乘法器進(jìn)行4倍頻，保證了工作頻率為120 MHz。
鎖相環(huán)輸出部分采用的是ADF4360-7芯片，其輸出頻率從350 MH～1 800 MHz，且內(nèi)部集成VCO，可由外部電感值的改變選擇不同的工作頻段。主要由低噪聲數(shù)字鑒相器、可編程分頻器R(14 bit)、可編程A(5 bit)、B(13 bit)寄存器和一個(gè)雙模分頻器(P／P+1分別為8／9，16／17)構(gòu)成。其合成的分頻比滿足：N=B×P+A，其中，B≥A且N≥(P2-P)。