現(xiàn)場可編程門陣列的結(jié)構(gòu)與設(shè)計

3.1 設(shè)計輸入

設(shè)計輸入是將要實現(xiàn)的邏輯關(guān)系以開發(fā)系統(tǒng)所支持的方式輸入計算機，這是設(shè)計FPGA的開始。有多種方法實現(xiàn)設(shè)計輸入，最常用的是原理圖編輯器。它允許用2種方式進行設(shè)計輸入：

1)圖形輸入這種輸入方式允許使用元件庫中提供的各種常規(guī)門電路及邏輯部件(宏單元)設(shè)計電路，并以原理圖的方式輸入；

2)文本輸入這種輸入方式允許使用高級可編程邏輯設(shè)計語言，如VHDL，ABEL、CUPL語言等編寫輸入文件,也允許直接用布爾方程進行輸入。

設(shè)計輸入的目的是要產(chǎn)生一個XNF(Xilinx Netlist Format)文件，這是設(shè)計實現(xiàn)和設(shè)計驗證的輸入文件。如果同時采用圖形輸入和文本輸入，則還需要進行歸并(XNFMERGE)處理，以產(chǎn)生一個完整的XNF文件。

3.2 設(shè)計實現(xiàn)

設(shè)計實現(xiàn)是設(shè)計開發(fā)過程的核心，其主要任務(wù)是對歸并后的XNF文件進行分割、布局和布線。分割是把XNF文件中的邏輯設(shè)計經(jīng)過化簡，分割成為以CLB及I/OB為基本單元的邏輯設(shè)計。布局是把分割后的邏輯設(shè)計分配到FPGA的相應(yīng)CLB及I/OB位置。布線是對已布局好的CLB，I/OB進行連線。Xilinx開發(fā)軟件具有自動布局、布線功能，它能在布局、布線過程中采用一系列優(yōu)化程序，找出最佳布局、布線方案。設(shè)計實現(xiàn)的最終目的是產(chǎn)生符合設(shè)計要求的比特流文件。這是用來為FPGA芯片裝載的二進制文件。

3.3 設(shè)計驗證

設(shè)計驗證主要是對電路進行仿真測試。仿真測試包括功能仿真和實時仿真。功能仿真假設(shè)信號通過每個邏輯門產(chǎn)生同樣的延遲時間(0.1ns)，而通過路徑?jīng)]有延時。這種仿真可測試系統(tǒng)功能是否滿足設(shè)計要求。實時仿真是在布局布線后進行，它能按照所選器件的實際延遲時間進行模擬，主要用來驗證系統(tǒng)的時序關(guān)系。

設(shè)計輸入、設(shè)計實現(xiàn)和設(shè)計驗證三個部分交替進行，最后得到完全滿足設(shè)計要求的二進制文件。用該文件通過加載電纜或編程EPROM對FPGA加載，即可得到用戶需要的專用集成電路芯片。

4 FPGA設(shè)計方法

4.1 時鐘信號分配技術(shù)

時鐘分配網(wǎng)絡(luò)是FPGA芯片中的特殊布線資源,由特定的引腳和特定的驅(qū)動器驅(qū)動,只能驅(qū)動芯片上觸發(fā)器的時鐘輸入端或除了時鐘輸入端外有限的一些負載,其反相功能一般可在可編程邏輯塊(CLB)或可編程輸入輸出塊(I/OB)內(nèi)部實現(xiàn),其目的是為設(shè)計提供小延遲偏差的時鐘信號。因此，F(xiàn)PGA特別適合于同步電路設(shè)計技術(shù)，盡可能減少使用的時鐘信號種類。而在TTL電路設(shè)計中經(jīng)常采用的由組合邏輯生成多個時鐘，然后分別驅(qū)動多個觸發(fā)器以裝入和保持數(shù)據(jù)的設(shè)計方法，對FPGA設(shè)計是不適用的。因為，這樣做會使得時鐘種類很多，不能利用專用的時鐘驅(qū)動器和專用的時鐘布線資源，時鐘信號只能由通用的布線資源拼湊而成，各個負載點上的時鐘延遲偏差很大，會引起數(shù)據(jù)保持時間問題，降低工作速度。

對FPGA設(shè)計而言，更有效的方法是使用一個時鐘信號，而由組合邏輯生成多個時鐘使能信號，分別驅(qū)動觸發(fā)器的時鐘使能端，所有觸發(fā)器的數(shù)據(jù)裝入都由同一個時鐘控制，但只有時鐘使能信號有效的觸發(fā)器才會裝入數(shù)據(jù)，時鐘使能信號無效的觸發(fā)器則保持數(shù)據(jù)。這種方法充分發(fā)揮了FPGA器件體系結(jié)構(gòu)的優(yōu)勢，是設(shè)計者應(yīng)該盡量使用的設(shè)計技巧。

4.2 人工干預(yù)自動布局布線

經(jīng)過FPGA生產(chǎn)廠家的不斷努力，F(xiàn)PGA自動設(shè)計工具逐漸趨于完善，可以獲得較高的布通率和芯片資源利用率。對一般應(yīng)用，使用自動設(shè)計工具往往就可以了。但對于一些性能要求較高或者邏輯功能比較復(fù)雜的設(shè)計來說，F(xiàn)PGA自動設(shè)計工具的自動布局、布線結(jié)果往往不能滿足要求，此時比較有效的方法就是在原理圖一級手工干預(yù)邏輯分割和布局布線，以及使用強迫文件(CST文件)干預(yù)自動布局布線。對于XC200，XC300系列FPGA設(shè)計，用戶可使用CLBMAP機制控制邏輯分割，將某些功能映射到特定的可編程邏輯塊(CLB)中；對于XC400系列的FPGA設(shè)計，可使用FMAP和HMAP機制實現(xiàn)邏輯分割。此外，可以通過元件符號定位機制(LOC=)控制觸發(fā)器、三態(tài)驅(qū)動器、可編程邏輯塊等在芯片中的指定位置。一般來說，使用三態(tài)驅(qū)動器構(gòu)成內(nèi)部三態(tài)總線和使用XC4000系列的硬宏單元時人工指定位置，否則自動布局布線的結(jié)果往往很差。

4.3采用冗余技術(shù)

重復(fù)設(shè)置相同的電路單元以盡可能地減輕信號負載和縮短互連延遲，是FPGA設(shè)計中獲取高性能的一種常用方法。同時，在使用多片F(xiàn)PGA芯片時，重復(fù)設(shè)置相同的電路單元，可以減少對FPGA芯片引腳數(shù)量的需求。因為，隨著FPGA芯片引腳數(shù)的增加，其成本也大幅度增加。在設(shè)計中采用此項技術(shù)，對降低成本取得了較好的效果。

5 結(jié)語

FPGA是一種非常有前途的新技術(shù)，很適合于科研工作中的樣機、新產(chǎn)品及一些生產(chǎn)量不是特別大的產(chǎn)品。對于批量較大產(chǎn)品可以通過板圖優(yōu)化制成ASIC以降低成本。本文主要是針對XILINX公司的XC300，XC400系列FPGA及其開發(fā)工具來進行討論的。正確使用FPGA的資源及其設(shè)計工具，使之適合FPGA體系結(jié)構(gòu)的特點，對設(shè)計結(jié)果的影響非常大。