FPGA Editor應(yīng)用技巧

當(dāng)然，你可以改變PCB，更換出現(xiàn)問題的ASIC或者讓第三方IP小組來修改時(shí)鐘輸出邏輯以提供90度相移的interface_clk。所有這些解決方案都既耗費(fèi)時(shí)間又成本高昂。一個(gè)更簡單的建議是利用FPGA Editor來記錄修改動(dòng)作，對interface_clk邏輯進(jìn)行必要的更改，從而為出現(xiàn)問題的ASIC提供正確的時(shí)鐘相位。一旦有了相關(guān)修改的 FPGA Editor腳本，就可以回放這些命令行腳本記錄的修改步驟，而你也可以正常繼續(xù)你的FPGA設(shè)計(jì)流程。當(dāng)出現(xiàn)問題的ASIC修復(fù)正常以后，你只需要將 FPGA Editor腳本從編譯腳本中移除就可以，而interface_clk也會(huì)恢復(fù)其正常的行為。

要想對設(shè)計(jì)進(jìn)行手動(dòng)編輯，首先需要在FPGA Editor中開啟讀/寫（read/write）權(quán)限。在菜單條中點(diǎn)擊File → Main Properties。在此菜單下，可以調(diào)整編輯模式（從No logic Change到Read/Write）。點(diǎn)擊Apply，現(xiàn)在就可以開始對設(shè)計(jì)進(jìn)行編輯了。在下一步利用FPGA Editor記錄對設(shè)計(jì)進(jìn)行的所有修改時(shí)，只需要簡單地從菜單條中點(diǎn)擊Tools → Scripts →Begin Recording。FPGA Editor將會(huì)提示輸入一個(gè)腳本名字（如patch.scr）。輸完腳本名字，就可以對設(shè)計(jì)進(jìn)行必要的修改了。

在設(shè)計(jì)中運(yùn)行設(shè)計(jì)規(guī)則檢查（DRC）來看一下是否有規(guī)則沖突的紅色標(biāo)志是一個(gè)很好的方式。在我的設(shè)計(jì)例子中，有14條警告，但都可以忽略。下一步我們將需要定位interface_clk使用的DCM，并為此DCM的90度相移輸出創(chuàng)建另一個(gè)稱為DCM_clk90_out的時(shí)鐘。這需要利用全局時(shí)鐘布線資源將時(shí)鐘連接到BUFG。要增加一個(gè)BUFG，先在FPGA構(gòu)造中找到一個(gè)未用的BUFG位置，右擊并選擇 Add（添加）。然后，工具會(huì)提醒你為BUFG命名（clk90_bufg）并確定其類型：BUFG（參見圖1）。

圖1：屬性窗口允許用戶配置并命名選定的邏輯項(xiàng)目

創(chuàng)建了新的BUFG，就需要將其輸入和輸出連接到適當(dāng)?shù)奈恢?。在本例中，DCM的90度相移輸出將驅(qū)動(dòng)BUFG。在窗口Array1中，點(diǎn)擊DCM 的90度輸出端衰減器，在窗口Array2中，點(diǎn)擊BUFG的輸入端衰減器，同時(shí)按住Ctrl鍵，可實(shí)現(xiàn)連接。然后釋放Ctrl鍵，點(diǎn)擊鼠標(biāo)右鍵并選擇 Add。工具會(huì)提示為新網(wǎng)絡(luò)連接輸入名字。這樣就將DCM 和 BUFG通過新網(wǎng)絡(luò)連接到一起了（參看圖2）。

圖2：在兩個(gè)邏輯項(xiàng)目中手動(dòng)布線時(shí)，如紅色三角所示，使用兩個(gè)Array窗口可以輕松選擇源頭和目標(biāo)

clk90_bufg的輸出要代替由原interface_clk驅(qū)動(dòng)的IOB上的時(shí)鐘。要將IOB從原來的時(shí)鐘域中移開，需要定位IOB，標(biāo)注時(shí)鐘輸入端衰減器并按下Delete鍵移除這一連接。這樣我們就可以將新的clk90_bufg時(shí)鐘連接到這兒，從而完成整個(gè)補(bǔ)丁。要連接BUFG (clk90_bufg)的輸出，按住Ctrl鍵不放，在窗口Array2中標(biāo)注BUFG的輸出端衰減器并在Array1窗口中選擇IOB的時(shí)鐘輸入。松開Ctrl鍵，點(diǎn)擊鼠標(biāo)右鍵顯示選項(xiàng)菜單并選擇Add。這樣就最終完成了BUFG輸出和IOB之間的連接，而IOB則用來驅(qū)動(dòng)下游ASIC的新建接口，利用interface_clk90時(shí)鐘就可以正確地捕獲傳輸?shù)臄?shù)據(jù)。