基于DSP的1553B總線系統(tǒng)設計與實現(xiàn)
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3．3 邏輯綜合電路
BU-64843和F2812之間的邏輯綜合電路由FPGA完成。本系統(tǒng)的可編程邏輯器件采用Xilinx公司Spartan-3系列的FPGA芯片XC3S400，該芯片的I／O口供電電壓為3．3 V、系統(tǒng)門數(shù)為40萬、最大可用I／O數(shù)為264個。邏輯綜合電路包括：地址譯碼電路、邏輯控制電路。地址譯碼電路功能是對接口卡所使用的F2812存儲器和BU-64843存儲器進行地址選擇、譯碼。譯碼程序在Xilinx ISE 9．2i環(huán)境下用硬件描述語言Verilog-HDL編寫。選用FPGA作為邏輯綜合電路的另一個優(yōu)點是：VerilogHDL程序的燒寫通過JTAG接口完成，除了一條燒寫線外不需要任何附加的硬件電路，因此只要硬件連接正確，其余的工作均由軟件完成，便于以后的系統(tǒng)升級。VerilogHDL程序根據(jù)F2812的地址總線、數(shù)據(jù)總線和片選信號，經(jīng)邏輯譯碼產(chǎn)生BU-64843的片選信號SELECT#，寄存器和緩沖區(qū)選擇控制信號MEM／REG#。
邏輯控制電路功能是產(chǎn)生BU-64843所需要的控制信號以及給F2812提供中斷信號、握手信號、插入等待信號。由F2812和BU-64843向XC3S-400提供地址線、數(shù)據(jù)線、中斷申請線、中斷響應線以及讀、寫信號線。本文引用地址：http://m.butianyuan.cn/article/151369.htm
4 驅動軟件的設計
驅動程序的編寫采用C語言與匯編語言混合編程的實現(xiàn)方法，兼顧二者的優(yōu)點，使程序既有C語言較好的可讀性和可移植性，又有匯編語言較高的效率。驅動程序的功能主要是實現(xiàn)BU-64843協(xié)議芯片的初始化、RAM空間的自檢、與上位機的通信、中斷響應、總線數(shù)據(jù)的讀取和發(fā)送。驅動程序從本質上說，就是根據(jù)上位機的命令和要求，控制接口卡的工作，實現(xiàn)系統(tǒng)的啟動、停止、自檢以及自檢結果的返回等，在系統(tǒng)啟動后主要實現(xiàn)1553B總線數(shù)據(jù)的接收和發(fā)送。整個驅動程序的組成如圖3所示。
4．1 初始化模塊設計
在驅動程序編制中，初始化模塊是非常重要的一部分，作為整個程序的入口，初始化模塊完成整個接口卡的初始配制，該模塊主要功能為：
1)完成對F2812初始化，設置其相關寄存器，主要是設置有關中斷和串口的寄存器，包括中斷標志寄存器(IFR)、中斷使能寄存器(IER)、中斷控制寄存器(ICR)、SCI通信控制寄存器(SCICCR)、SCI控制寄存器l(SCICTL1)、波特率設置寄存器(SCIBAUD)等，以確定中斷源和串口的波特率、停止位等。其具體操作為：①使IFR=Ox0000。IER=Ox0000，關閉所有的中斷；②使IER=OxO101，開啟中斷SCITXRXINT和中斷XINTl；③使ICR=0x001F，將中斷模式設置為下降沿觸發(fā)中斷XINTl；④使SCICCR=0x0007；設置發(fā)送和接收中使用1 bit停止位，8 bit字符長度；⑤使SCICTL1=0x0003；使能發(fā)送器TX、接收器RX；⑥使SCIBAUD=Ox01E7，系統(tǒng)時鐘SYSCLK的頻率為150 MHz，低速外設時鐘頻率LSPCLOCK為37．5 MHz時，異步串行口數(shù)據(jù)傳送波特率為9 600 b／s，BRR的數(shù)值可由下面的公式得到：
⑦SCICTL1=0x0023，使SCI退出復位。
2)完成對BU-64843協(xié)議芯片內(nèi)部寄存器(主要包括開始／復位寄存器、配置寄存器1、配置寄存器2、配置寄存器3、中斷屏蔽寄存器)的初始化設置，使其能夠正確實現(xiàn)BC模式的功能。BU-64843對片內(nèi)功能寄存器的設置順序有嚴格要求，如果順序不正確將會引起芯片初始化失敗。BU-64843工作在BC模式下的有關寄存器的配置順序如下：①將開始，復位寄存器配置為0x0001，即可對BU-64843進行軟件復位；②如果用到BU-64843增強模式，將配置寄存器3配置為Ox8000；③將中斷屏蔽寄存器設置為Ox0001，使消息完成中斷使能；④將配置寄存器1設置為BC模式；⑤將配置寄存器2設置為0x0008，使中斷方式為低電平中斷；⑥將開始／復位寄存器配置為Ox0002，啟動BC傳輸模式。
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