基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真

　硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計(jì)人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時(shí)，為計(jì)算機(jī)輔助設(shè)計(jì)工具在工程設(shè)計(jì)中的應(yīng)用提供了方法。該語言支持早期的行為結(jié)構(gòu)設(shè)計(jì)的概念，以及其后層次化結(jié)構(gòu)設(shè)計(jì)的實(shí)現(xiàn)。這在設(shè)計(jì)過程中，進(jìn)行邏輯結(jié)構(gòu)部分設(shè)計(jì)時(shí)可以將行為結(jié)構(gòu)和層次化結(jié)構(gòu)混合起來；為確認(rèn)正確性還可以將描述進(jìn)行模擬，并提供一些用于自動設(shè)計(jì)的綜合工具。因而Verilog語言為設(shè)計(jì)者進(jìn)行大型復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)提供了途徑。超大規(guī)模集成電路設(shè)計(jì)的典型流程如圖1所示。

　　本文將以順序狀態(tài)邏輯有限狀態(tài)機(jī)的設(shè)計(jì)為例介紹用Verilog語言設(shè)計(jì)數(shù)字電路的一般過程。

　　1 設(shè)計(jì)規(guī)范與設(shè)計(jì)構(gòu)思

　　電子設(shè)計(jì)工程師在設(shè)計(jì)過程中不可避免地會遇到設(shè)計(jì)可執(zhí)行特殊操作序列電路的工作，如用來控制其他電路進(jìn)行操作的控制器，而有限狀態(tài)機(jī)(Finite Status Machine，FSM)是設(shè)計(jì)這種能執(zhí)行特殊操作序列電路的一種非常有效的模型。FSM的結(jié)構(gòu)通常由當(dāng)前狀態(tài)寄存器、下一狀態(tài)邏輯和輸出邏輯三部分構(gòu)成。FSM也有很多種模型，本文僅以順序狀態(tài)邏輯FSM的設(shè)計(jì)為例來說明用Verilog進(jìn)行集成電路設(shè)計(jì)的一般設(shè)計(jì)過程。為簡單起見，本設(shè)計(jì)只設(shè)計(jì)了包含有8個(gè)狀態(tài)的順序狀態(tài)邏輯FSM。8個(gè)狀態(tài)分別為One、Two、ThreeA、ThreeB、ThTeeC、Dummy、Four、Five。開始狀態(tài)為One，各狀態(tài)之間的轉(zhuǎn)換關(guān)系如圖2所示。

　　該順序狀態(tài)邏輯FSM的功能及要求如下。

　　(1)同步復(fù)位信號Reset至少要維持4個(gè)時(shí)鐘周期的高電平信號，以保證狀態(tài)機(jī)進(jìn)入狀態(tài)One。

　　(2)當(dāng)狀態(tài)機(jī)在5個(gè)狀態(tài)中循環(huán)時(shí)，A、B、C 3個(gè)輸入按優(yōu)先級使?fàn)顟B(tài)機(jī)從狀態(tài)Two進(jìn)入相應(yīng)的狀態(tài)ThreeA、ThreeB、ThreeC、Dummy。

　　(3)復(fù)位后，如果A持續(xù)為高電平，則輸出信號Y1的周期為時(shí)鐘周期的5倍，且高電平維持的時(shí)間為1個(gè)時(shí)鐘周期。

　　(4)如果A、B維持為低電平，而C維持為高電平，則輸出信號Y3的周期為時(shí)鐘周期的5倍，且高電平維持的時(shí)間為1個(gè)時(shí)鐘周期。

　　(5)如果A維持低電子，而B維持高電平，則輸出信號Y2與Y1和Y3不同，只維持1個(gè)時(shí)鐘周期的高電平。因?yàn)楫?dāng)狀態(tài)機(jī)進(jìn)入狀態(tài)ThreeB時(shí)，信號BeenInState3B被設(shè)置為1，而該信號就會禁止?fàn)顟B(tài)機(jī)再次進(jìn)入狀態(tài)ThreeB，直到另一個(gè)復(fù)位信號出現(xiàn)為止。

　　以上是一個(gè)時(shí)序電路的設(shè)計(jì)，如何保證正確的時(shí)序是設(shè)計(jì)的關(guān)鍵。根據(jù)設(shè)計(jì)要求，該狀態(tài)機(jī)至少應(yīng)該有8個(gè)端口：5個(gè)輸入端口(A、B、C、Reset、Clock)，3個(gè)輸出端口(Y1、Y2、Y3)。其中輸入端A、B、C和Reset信號均由時(shí)鐘邊緣進(jìn)行觸發(fā)，Reset具有最高的優(yōu)先權(quán)，而輸入信號A、B、C的優(yōu)先權(quán)則依次遞減。

　　該順序狀態(tài)邏輯有限狀態(tài)機(jī)的端口示意圖和設(shè)計(jì)構(gòu)思圖分別如圖3和圖4所示。

　　2 用Verilog語言編寫源代碼