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FPGA的時鐘頻率同步設(shè)計

作者: 時間:2009-12-28 來源:網(wǎng)絡(luò) 收藏

3 補償算法在中的實現(xiàn)
由式(4)和式(10)可得:

補償就是在每個周期計算FreqCompValuen,提供了參數(shù)化的乘法器兆函數(shù)(1pm_mult)和除法器兆函數(shù)(1pm_divide),可以快速實現(xiàn)上述算法。原理如圖3所示,在每個周期信號的驅(qū)使下,鎖存器B和C分別鎖存當(dāng)前讀數(shù)和上個同步周期讀數(shù),同時將主讀數(shù)輸入到加法器A中,經(jīng)過減法器E、F和乘法器G,以及除法器H后計算出新的FreqCompValuen,并在同步信號的驅(qū)動下,將其鎖存到鎖存器D中。由于中間的計算結(jié)果要經(jīng)過一定的時鐘周期,所以鎖存器D的鎖存信號要延時一定的晶振周期。在本中延時50個FreqOsc,即在1μs的情況下就可以得到新的補償值。

本文引用地址:http://m.butianyuan.cn/article/152175.htm

同步報文的傳輸延遲SyncDelay理論上是不變的,而實際上報文在傳輸過程中有抖動。參考文獻[3]對此進行了分析,并指出同步周期越長,報文傳輸延遲抖動的影響就越小,因此可以忽略不計。

伺服電機相關(guān)文章:伺服電機工作原理




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