基于SOPC技術(shù)的以太網(wǎng)遠(yuǎn)程網(wǎng)橋的設(shè)計(jì)與實(shí)現(xiàn)

原創(chuàng)性聲明 
聲明：本文的核心思想及方案設(shè)計(jì)實(shí)現(xiàn)均為本文作者原創(chuàng)，除了文中特別加以標(biāo)注的地方外，論文中不包含其他人已經(jīng)發(fā)表和撰寫過的研究成果。 
設(shè)計(jì)題目：基于SOPC技術(shù)的以太網(wǎng)遠(yuǎn)程網(wǎng)橋的設(shè)計(jì)與實(shí)現(xiàn)
作者簽名： 吳昆
日期： 二OO六年六月二十日 

Design and implementation of the E1-Ethernet adapter based on SOPC

摘要：本文主要介紹在以太網(wǎng)遠(yuǎn)程網(wǎng)橋中多路E1信號輸入情況下的數(shù)據(jù)緩存、時(shí)鐘恢復(fù)、信號編碼轉(zhuǎn)換以及NIOS處理器平臺的設(shè)計(jì)，并用 Altera 的 Cyclone 器件實(shí)現(xiàn)的整個(gè)過程。包括簡單介紹以太網(wǎng)網(wǎng)橋的原理，SOPC技術(shù)在系統(tǒng)中的作用和地位，并詳細(xì)介紹了此系統(tǒng)用fpga 設(shè)計(jì)實(shí)現(xiàn)的過程。 
 
Abstract：This paper introduce the design and implementation of the E1-Ethernet adapter based on SOPC platform, and it is implemented by Altera Cyclone series product. The introduction of this paper includes the function module such as E1 data buffer，E1 line clock recovery, frame synchronization,E1 frame organize, HDB3 code and decode, interface to NIOS processor in the whole system, and the details of the design and implementation by FPGA.

1. 概述

在傳統(tǒng)的電信網(wǎng)中，采用SDH為主的網(wǎng)絡(luò)架構(gòu)，以TDM方式向用戶提供語音和窄帶數(shù)據(jù)業(yè)務(wù)。SDH網(wǎng)建設(shè)成本高、帶寬利用率低，而且難以提供多種業(yè)務(wù)。隨著數(shù)據(jù)業(yè)務(wù)的快速增長以及IP網(wǎng)絡(luò)技術(shù)的進(jìn)步，IP技術(shù)日益成為新一代傳輸網(wǎng)絡(luò)的主導(dǎo)。與此同時(shí)，傳統(tǒng)的話音業(yè)務(wù)和其它基于電路交換的業(yè)務(wù)如何被IP網(wǎng)絡(luò)支持成為眾多電信運(yùn)營商所面臨的一大難題，雖然目前已經(jīng)出現(xiàn)了VoIP技術(shù)，但是其應(yīng)用僅局限于話音業(yè)務(wù)，且通話質(zhì)量不高，還需要擴(kuò)展的PBX。為此，TDMoverIP技術(shù)應(yīng)運(yùn)而生，即在IP網(wǎng)上透明地傳輸TDM業(yè)務(wù)。我們在這里稱之為以太網(wǎng)遠(yuǎn)程網(wǎng)橋，以基本原理是將以太網(wǎng)數(shù)據(jù)不做解釋和處理，直接封裝為以太網(wǎng)數(shù)據(jù)包，然后通過基于分組交換的以太網(wǎng)傳送到目的端，目的端再將收到的數(shù)據(jù)包打開，并恢復(fù)出原始的TDM數(shù)據(jù)流。如圖1所示。對用戶而言，不需要考慮中間的傳輸媒介，相當(dāng)于為用戶提供一條透明的通道。

 
圖1  TDMoverIP

2001年，城域以太網(wǎng)論壇（MEF）就開始了有關(guān)運(yùn)營商級以太網(wǎng)架構(gòu)的研究，并達(dá)成共識。隨著以太網(wǎng)業(yè)務(wù)的不斷發(fā)展，以太網(wǎng)正在向城域網(wǎng)甚至廣域網(wǎng)邁進(jìn)。另外，現(xiàn)在E1/T1以及SDH/SONET等專線業(yè)務(wù)很普遍，為了使以太網(wǎng)也能夠提供這些基于電路交換的業(yè)務(wù)，以太網(wǎng)論壇于2002年開始定義了在城域以太網(wǎng)上提供電路仿真業(yè)務(wù)的需求。電路仿真即通過異步網(wǎng)絡(luò)傳送同步電路（如E1/T1），最初是用在ATM上仿真，現(xiàn)在可擴(kuò)展到IP/以太網(wǎng)。這里，將以太網(wǎng)電路仿真技術(shù)統(tǒng)稱為TDMoverIP。
TDMoverIP相對于VoIP，其優(yōu)越性是十分明顯的，它主要有以下特點(diǎn)：
1）對于協(xié)議和信令是透明的
2）實(shí)現(xiàn)比較簡單且價(jià)格不貴
3）提供低延遲的高質(zhì)量語音，通過可配置的包的大小將時(shí)延和開銷降至最低
4）保留了現(xiàn)有PBX系統(tǒng)的特性和功能
5）以各種速率支持modem、傳真和圖像服務(wù)
6）保持了E1幀的完整性，支持各種協(xié)議，包括幀中繼、ATM、ISDN等
本設(shè)計(jì)所采用的硬件平臺，是基于Altera公司的大容量、高密度的FPGA器件。FPGA（Field Programmed Gray Array）是一種大規(guī)模的可編程邏輯器件（Programmed Logic Device）。在二十世紀(jì)九十年代末，F(xiàn)PGA器件的復(fù)雜度已經(jīng)能夠在芯片內(nèi)實(shí)現(xiàn)整個(gè)系統(tǒng)，完整的片上系統(tǒng)（System On Chip）的概念是指在一個(gè)芯片中實(shí)現(xiàn)用戶定義的系統(tǒng)。在一個(gè)SOC設(shè)計(jì)中，將涵蓋到包括微處理器、DSP芯片、存儲器件、I/O、控制邏輯、混合信號模塊(Mixed-Signal Blocks )等在內(nèi)的許多部分。 
在系統(tǒng)設(shè)計(jì)復(fù)雜度不斷的提高及新產(chǎn)品市場周期不斷縮短的壓力下，把FPGA及微處理器的核心內(nèi)嵌在同一芯片上，構(gòu)建成為一個(gè)可編程的SOC系統(tǒng)體系框架結(jié)構(gòu)，即所謂的可編程芯片系統(tǒng)SOPC(System on a Programmable Chip)，從而為系統(tǒng)設(shè)計(jì)者提供了又一靈活快捷的設(shè)計(jì)方法與途徑。{{分頁}}  
    
2. 系統(tǒng)實(shí)現(xiàn)方案

2.1 硬件組成
本系統(tǒng)在功能實(shí)現(xiàn)上可以分為三個(gè)子模塊，以下將分別介紹。
NIOS系統(tǒng)平臺：這部分構(gòu)成了系統(tǒng)的核心，它包括NIOS軟核處理器、MAC控制器、SDRAM控制器、FLASH控制器以及系統(tǒng)調(diào)試所需的JTAG、URAT等外設(shè)接口。NIOS處理器與外設(shè)間，均通過其自定義的Avalon總線連接，達(dá)到數(shù)據(jù)快速交換的目的。
E1接口模塊：這部分實(shí)現(xiàn)與交換機(jī)的底層接口功能，包含E1幀的產(chǎn)生，線路信號特定波形的產(chǎn)生與轉(zhuǎn)換，2.048MHz線路時(shí)鐘的恢復(fù)，E1物理線路的阻抗匹配和過流過壓保護(hù)。為了減輕CPU的負(fù)擔(dān)，系統(tǒng)的物理層和數(shù)據(jù)鏈路層的大部分工作由FPGA內(nèi)部邏輯來完成。包括鏈路的同步建立與管理，數(shù)據(jù)的CRC校驗(yàn)，數(shù)據(jù)塊的組織等。
以太網(wǎng)接口模塊：這部分主要完成系統(tǒng)以太網(wǎng)側(cè)的功能，包括IP數(shù)據(jù)包的封裝與拆封，以及MAC層數(shù)據(jù)處理，由片上的MAC控制器通過MII接口與物理層控制器連接。
另外，外掛的FLASH用以裝載ucLinux操作系統(tǒng)及應(yīng)用程序，SDRAM用于程序運(yùn)行中數(shù)據(jù)的緩存。電源和時(shí)鐘模塊為系統(tǒng)提供所需的各種電源與時(shí)鐘。
本系統(tǒng)的硬件結(jié)構(gòu)如圖2所示。

 
圖2  系統(tǒng)硬件結(jié)構(gòu)圖

2.2 軟件架構(gòu)
本文的以太網(wǎng)遠(yuǎn)程網(wǎng)橋采用了ucLinux作為嵌入式操作系統(tǒng)，ucLinux是一免費(fèi)的且源代碼公開的操作系統(tǒng)，它具備現(xiàn)代的UNIX系統(tǒng)所具有的大部分特征，其中包括真正的多任務(wù)、虛擬內(nèi)存、共享庫、需求裝載、優(yōu)秀的內(nèi)存管理以及TCP/IP網(wǎng)絡(luò)支持等。ucLinux是一種嵌入操作系統(tǒng)，它通過裁減標(biāo)準(zhǔn)的Linux，體積更小、功能更強(qiáng)、快速穩(wěn)定，更具有針對性。再在裁減內(nèi)核的基礎(chǔ)上編寫設(shè)備驅(qū)動程序，為用戶程序中的系統(tǒng)調(diào)用提供接口。本設(shè)計(jì)為對等模式下的UDP通信，其模型如圖3所示。
它的通信步驟如下：
1）建立一個(gè)數(shù)據(jù)報(bào)方式的套接字；
2）綁定地址，系統(tǒng)調(diào)用bind()；
3）進(jìn)行數(shù)據(jù)傳輸，使用系統(tǒng)調(diào)用sendto()和recevfrom()分別用于發(fā)送和接收數(shù)據(jù)報(bào)
系統(tǒng)所需的兩個(gè)最基本進(jìn)程分別用于從以太網(wǎng)上讀取數(shù)據(jù)交給TDM幀處理模塊以及接收TDM幀處理模塊傳來的數(shù)據(jù)按照一定的規(guī)則打包交給以太網(wǎng)發(fā)送。這兩個(gè)進(jìn)程在系統(tǒng)中處于相等的位置，并發(fā)運(yùn)行。

 
圖3  對等模式的UDP通信 {{分頁}}

3. 課題涉及關(guān)鍵技術(shù)介紹

3.1  TDMoIP的關(guān)鍵問題
1）服務(wù)質(zhì)量
TDMoverIP并未提供機(jī)制保證實(shí)時(shí)交互或提供其它服務(wù)質(zhì)量保證，因此，它需要底層服務(wù)去實(shí)現(xiàn)；鏈路層通過采用VLAN優(yōu)先權(quán)域賦予TDMoIP信息流優(yōu)先權(quán)；網(wǎng)絡(luò)層通過采用經(jīng)過可控路由的第三層交換機(jī)和路由器進(jìn)行設(shè)置，必須考慮這些優(yōu)先權(quán)，這樣給TDMoIP數(shù)據(jù)的傳送提供了一個(gè)相對良好的網(wǎng)絡(luò)環(huán)境。在這意味著網(wǎng)絡(luò)具有優(yōu)先權(quán)分級、有效帶寬。有效帶寬可由許可權(quán)控制和話務(wù)量工程保證低誤碼率、較低的包倒序率或低丟包率。
2）時(shí)鐘恢復(fù)
當(dāng)在以太網(wǎng)上實(shí)現(xiàn)TDM流傳輸時(shí)，必須實(shí)現(xiàn)時(shí)鐘的同步傳輸，但是基于時(shí)間統(tǒng)計(jì)復(fù)用以太網(wǎng)，并不能傳輸時(shí)鐘信息。廣義上有兩種方法可以克服這個(gè)困難，一是通過某種不依賴于以太網(wǎng)本身的手段提供時(shí)鐘信息，二是在以太網(wǎng)上傳輸所需定時(shí)信息。最好的方法就是從TDMoIP數(shù)據(jù)流中提取恢復(fù)時(shí)鐘，這種機(jī)制利用了源端產(chǎn)生數(shù)據(jù)流的速率恒定的特點(diǎn)，雖然這些數(shù)據(jù)流是通過時(shí)延隨機(jī)變化的數(shù)據(jù)包傳輸?shù)侥康亩说?，但?jīng)過緩沖處理可以消除這種影響。為理解這種機(jī)制，首先假設(shè)目的端取出的時(shí)鐘，頻率低于源端的參考頻率，緩沖區(qū)中數(shù)據(jù)寫入的速率將高于讀取的速率。這樣，緩沖區(qū)填充級別會不斷提高，目的端根據(jù)填充級別的提高趨勢相應(yīng)提高本地時(shí)鐘頻率，這樣兩端的頻率最終將會一致。該方法只能用在被仿真數(shù)據(jù)流的速率是恒定的情況下，且系統(tǒng)時(shí)鐘頻率鎖定的時(shí)間比較長。。通過使用更復(fù)雜的時(shí)鐘恢復(fù)算法，可以更精確地跟蹤系統(tǒng)時(shí)鐘變化，同時(shí)獲得最佳的反應(yīng)時(shí)間。
3）抖動和丟包
以太網(wǎng)絡(luò)中的數(shù)據(jù)包到達(dá)目的地時(shí)的延遲具有隨機(jī)性，這種延遲的變化被稱為抖動。為補(bǔ)償在任一以太網(wǎng)絡(luò)中都存在的包延遲，必須在復(fù)用器中采用抖動緩沖器。這個(gè)緩沖器的長度應(yīng)該是可以設(shè)置和動態(tài)調(diào)整的，也就是說根據(jù)延遲變化的統(tǒng)計(jì)數(shù)據(jù)增大或減少緩沖器的長度。盡管有各種流量保證機(jī)制，數(shù)據(jù)包經(jīng)常以錯誤的順序到達(dá)，甚至根本不會到達(dá)。為了處理丟包和錯序，應(yīng)該采用包的順序合成機(jī)制和丟包隱藏機(jī)制。這種機(jī)制應(yīng)該能在抖動緩沖器中跟蹤包的序列號，當(dāng)檢測到丟包時(shí)，應(yīng)插入包以保持定時(shí)時(shí)序。當(dāng)包的序列號或是其它可檢測到的頭部出錯時(shí)，可將該包丟棄。當(dāng)包的到達(dá)順序不對時(shí)，應(yīng)進(jìn)行交換，可能情況下，插入的包應(yīng)確保正確的同步比特發(fā)到TDM網(wǎng)絡(luò)。對于TDMoIP，常在接收下一個(gè)信息包后被告知丟包。因此，在丟失的信息包前后的樣本都是可用的，這時(shí)可以通過插補(bǔ)來估計(jì)丟失的樣本值。對于語音業(yè)務(wù)，數(shù)據(jù)包的丟失會導(dǎo)致出現(xiàn)短暫的背景噪音，采用適當(dāng)機(jī)制能有效降低數(shù)據(jù)包丟失的影響。

3.2    SOC系統(tǒng)平臺的構(gòu)建

3.2.1 NIOS軟核處理器的實(shí)現(xiàn)
NIOS軟核RISC處理器，是Altera Excalibur嵌入處理器計(jì)劃中第一個(gè)產(chǎn)品，它成為業(yè)界第一款為可編程邏輯優(yōu)化的可配置處理器，支持16位/32位精簡指令集。
NIOS具有以下特點(diǎn)：
1）    較高的性能。全功能的Nios處理器性能超過200 DMIPS，而且輕易地實(shí)現(xiàn)任何數(shù)量的處理器或?qū)⒉煌奶幚砥骱私M合在一起。
2）    較低的系統(tǒng)成本。通過將處理器、外設(shè)、存儲器和I/O接口集成到一個(gè)單一的FPGA中，從而降低了系統(tǒng)成本、復(fù)雜性和功耗。
3）    設(shè)計(jì)的靈活性更強(qiáng)。Nios基于可編程器件，易于修改與更新。從而使基于Nios II處理器的產(chǎn)品避免了處理器的更新?lián)Q代而帶來的損失， 延長了產(chǎn)品的生命周期。
在設(shè)計(jì)中，Altera把可編程邏輯的固有的優(yōu)勢集成到嵌入處理器的開發(fā)流程中，一旦定義了處理器之后，設(shè)計(jì)者就“具備”了體系結(jié)構(gòu)，可以馬上開始設(shè)計(jì)軟件原型。CPU 周邊的專用硬件邏輯可以慢慢地集成進(jìn)去，在每個(gè)階段軟件都能夠進(jìn)行測試，解決遇到的問題。另外，軟件組可以對結(jié)構(gòu)方面提出一些建議，改善代碼效率和處理器性能，這些軟件/硬件權(quán)衡可以在硬件設(shè)計(jì)過程中間完成。

3.2.2  各種外設(shè)接口的實(shí)現(xiàn)
系統(tǒng)所需的多種外設(shè)，如以太網(wǎng)接口、FLASH、SDRAM、UART等接口，都可以方便地應(yīng)用Altera及其合作伙伴提供的IPcore來實(shí)現(xiàn)。借助Altera提供的系統(tǒng)級設(shè)計(jì)工具SOPC Builder，大大減輕了設(shè)計(jì)的難度。它包括兩方面的內(nèi)容：第一，直觀的圖形用戶接口（GUI），便于設(shè)計(jì)者準(zhǔn)確地添加和配置系統(tǒng)所需的外設(shè)（包括存儲器，定制外設(shè)和 IP 模塊）。第二，它會自動完成系統(tǒng)集成工作，這樣設(shè)計(jì)者不必拘泥于定義存儲器映射，中斷控制和總線控制這樣的工作。

3.3.4  片內(nèi)異步fifo的實(shí)現(xiàn)
當(dāng)今集成電路設(shè)計(jì)的主導(dǎo)思想之一就是設(shè)計(jì)同步化，但在實(shí)際的應(yīng)用系統(tǒng)中，實(shí)現(xiàn)完全同步化的設(shè)計(jì)非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時(shí)鐘域間的傳遞(如高速模塊和低速模塊之間的數(shù)據(jù)交換)。這時(shí)，如何保持系統(tǒng)的穩(wěn)定，順利完成數(shù)據(jù)的傳輸就成為一個(gè)重要的問題，這也是異步電路設(shè)計(jì)中最為棘手的問題。
通常的做法是采用對每位信號加同步器或增加握手信號來解決這一問題，但這樣會增加系統(tǒng)的復(fù)雜度且影響傳輸速度。本文的做法是在兩個(gè)時(shí)鐘域的交界處設(shè)計(jì)一個(gè)異步FIFO，通過它來實(shí)現(xiàn)數(shù)據(jù)流的傳輸。由發(fā)送時(shí)鐘域?qū)?shù)據(jù)寫入，接收時(shí)鐘域?qū)?shù)據(jù)取出，在數(shù)據(jù)傳輸?shù)耐瑫r(shí)實(shí)現(xiàn)了數(shù)據(jù)的緩存，因此是一種較理想的方法。
不同時(shí)鐘域間數(shù)據(jù)傳遞的最重要問題就是亞穩(wěn)態(tài)問題。亞穩(wěn)態(tài)是在兩時(shí)鐘敏感沿靠得很近、第二級時(shí)鐘敏感沿到來時(shí)其輸入數(shù)據(jù)不穩(wěn)時(shí)發(fā)生，可將其視為僅僅是第二級觸發(fā)器輸入信號不穩(wěn)定所導(dǎo)致的結(jié)果。只要使輸入信號穩(wěn)定，就能解決亞穩(wěn)態(tài)問題。
針對如上所述亞穩(wěn)態(tài)的特點(diǎn)，可設(shè)計(jì)一個(gè)同步器來保證數(shù)據(jù)的穩(wěn)定傳輸以解決這個(gè)問題。其原理在于使信號在新的時(shí)鐘域中先穩(wěn)定下來再進(jìn)入相關(guān)的邏輯，以保證信號與新的時(shí)鐘同步。本設(shè)計(jì)在時(shí)鐘域的接口處就采用此法。
在本系統(tǒng)中，采用了Cyclone系列FPGA內(nèi)部的RAM塊組成了雙口RAM實(shí)現(xiàn)了異步fifo，實(shí)現(xiàn)了在不同時(shí)鐘域中數(shù)據(jù)傳遞。

3.3    E1幀的產(chǎn)生和數(shù)字傳輸碼

3.3.1  E1同步機(jī)制的處理
E1鏈路由成幀，成復(fù)幀，不成幀三種傳輸模式，在成幀和成復(fù)幀模式下0時(shí)隙都是用來傳基本幀同步碼，復(fù)幀模式下每一復(fù)幀的第一子復(fù)幀第16時(shí)隙的傳復(fù)幀同步碼。本設(shè)備能實(shí)現(xiàn)基本幀同步和復(fù)幀同步，支持成幀和成復(fù)幀的E1鏈路數(shù)據(jù)接口。
根據(jù)CCITT相關(guān)要求，E1接收幀同步機(jī)構(gòu)應(yīng)遵守下列規(guī)定：
1）同步捕獲：在系統(tǒng)處于‘捕獲’狀態(tài)下，
把檢測到的幀同步碼型作為‘捕獲’對象。若在隔一幀的同一位置檢測到同步碼，則立即進(jìn)入‘同步’狀態(tài)。
2）失步條件：在系統(tǒng)處于‘同步’的狀態(tài)下，若
。在一個(gè)偶幀內(nèi)的TS0的b0位置沒檢測到同步碼；
。在第二偶幀內(nèi)的同一位置也沒檢測到同步碼；
。在第三偶幀內(nèi)的同一位置還沒檢測到同步碼
則立即進(jìn)入失步狀態(tài)，開始同步捕獲。
3）在‘失步’捕捉狀態(tài)下，它把檢測到的第一個(gè)同步碼作為捕獲對象，若在同一位置沒有檢測到同步碼，則立即‘重新捕獲’，即把其后檢測到的同步碼作為捕獲對象重新捕獲操作，直到進(jìn)入‘同步’狀態(tài)為止。
參考以上規(guī)定的本設(shè)備采用基本幀同步狀態(tài)轉(zhuǎn)換圖如下圖4所示。

 
圖4  E1 幀同步狀態(tài)機(jī)原理圖 {{分頁}}

復(fù)幀失步采用以下規(guī)則判斷：在8ms內(nèi)(含四組復(fù)幀定位信號)三次或三次以上沒有捕捉到正確的復(fù)幀定位信號。另外，當(dāng)系統(tǒng)處于偽幀同步態(tài)時(shí)，將導(dǎo)致一秒內(nèi)出現(xiàn)915個(gè)以上CRC塊錯誤，也將引起復(fù)幀失步。LOS告警和AIS告警也會使系統(tǒng)處于幀失步狀態(tài)。
復(fù)幀定位系統(tǒng)重新進(jìn)入同步態(tài)的判斷依據(jù)為：在8ms內(nèi)至少收到兩組復(fù)幀定位信號，且這兩組定位信號的間隔為2ms(或2ms的整數(shù)倍)。

3.3.2  HDB3編解碼的實(shí)現(xiàn)
在數(shù)字通信系統(tǒng)中，為了使信息適合于在信道上傳輸，由終端機(jī)發(fā)出的數(shù)字信息必須編成合適的傳輸碼序列。在電纜中傳輸?shù)膽?yīng)是雙極性碼，如AMI碼、HDB3碼等。AMI碼曾被CCITT推薦為傳輸型之一，但由于這種編碼方式有可能存在對定時(shí)提取有影響的長連零，而HDB3碼很好地克服了這個(gè)缺點(diǎn)，所以現(xiàn)在E1線路中多采用HDB3碼。
HDB3碼是AMI(Alternate Mark Inversion)碼的改進(jìn)型。AMI碼是用交替極性的脈沖表示碼元“1”，用無脈沖表示碼元“0”。為了防止電路長時(shí)間出現(xiàn)無脈沖狀態(tài)，HDB3碼的編碼規(guī)則是：
1) 碼流中連“0”碼個(gè)數(shù)不超過3個(gè)時(shí)，其編碼規(guī)則與AMI碼相同：碼元“0”用0電平表示；碼元“1”交替用50%占空正或者負(fù)矩形脈沖表示。
2) 當(dāng)出現(xiàn)四個(gè)連零用取代節(jié)取代。取代節(jié)有兩種，分別是“BOOV”和“OOOV”。這里的B和V均為傳號脈沖。
3) 當(dāng)相鄰破壞點(diǎn)V中間有奇數(shù)個(gè)原始傳號(不包括B碼)時(shí)，用“OOOV"取代。
4) 當(dāng)相鄰破壞點(diǎn)V中間有偶數(shù)個(gè)原始傳號時(shí)，用“BOOV"取代。
5) 用“BOOV”取代時(shí)，B碼和V碼與它們前面一個(gè)原始傳號極性相反。
6) 用“OOOV”取代時(shí)，V碼與它們前面一個(gè)原始傳號極性相同。
根據(jù)上述HDB3編碼原則，可得到HDB3編碼的原理框圖，圖5所示：

 
圖5  HDB3編碼原理框圖
HDB3譯碼電路完成編碼的逆過程。由于HDB3碼中的V碼破壞了極性交替原則，因此，在接收端很容易找到它。在譯碼時(shí)，將破壞點(diǎn)V檢出，包括它前面的三位碼還原為“0”碼，就完成了HDB3的譯碼工作。關(guān)鍵之處是檢出破壞點(diǎn)、取消“取代節(jié)”。HDB3解碼原理框圖如圖6所示：

 
圖6  HDB3解碼原理框圖
 
4. 總結(jié)

    SOPC 是一種新的系統(tǒng)設(shè)計(jì)技術(shù)，也是一種新的軟硬件綜合設(shè)計(jì)技術(shù)。與傳統(tǒng)的FPGA+CPU構(gòu)架相比，它可以很快地將硬件系統(tǒng)（包括微處理器，存儲器，外設(shè)以及用戶邏輯電路等）和軟件設(shè)計(jì)都放在單個(gè)可編程的芯片中，以達(dá)到系統(tǒng)級的設(shè)計(jì)。這種設(shè)計(jì)方式，具有開發(fā)周期短以及系統(tǒng)可修改等優(yōu)點(diǎn)，CPU 本身是以軟核的方式實(shí)現(xiàn)，其功能可根據(jù)需要進(jìn)行定制。設(shè)計(jì)完成的 SOPC 可以通過 HARDCOPY轉(zhuǎn)為 ASIC 芯片，從而可以實(shí)現(xiàn)快速量產(chǎn)。SOPC Builder 不但在硬件設(shè)計(jì)上提供了支持，在軟件上也為設(shè)計(jì)者提供了較好的支持，方便驅(qū)動程序和上層應(yīng)用軟件的編寫。本設(shè)計(jì)實(shí)現(xiàn)的以太網(wǎng)網(wǎng)橋，充分發(fā)揮了SOPC平臺的優(yōu)越性，具有功能可擴(kuò)展、系統(tǒng)升級簡便、低成本等一系列優(yōu)點(diǎn)，也顯示了SOPC技術(shù)在未來網(wǎng)絡(luò)設(shè)備領(lǐng)域的巨大優(yōu)勢。

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作者簡介     
吳昆，男 ，華中科技大學(xué)在讀碩士研究生，從事FPGA與嵌入式系統(tǒng)方面的研究與開發(fā)。
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