基于NIOS II的多串口數(shù)據(jù)通信的實(shí)現(xiàn)

值得說(shuō)明的是，ts_clk輸入時(shí)鐘20．46 MHz即為NIOS IICPU的時(shí)鐘頻率，串口波特率為115 200 bps，可由該時(shí)鐘分頻得到。DSP6713的EMIF為輸入輸出雙向32位，在本設(shè)計(jì)中串口部分僅使用低16位，使用三態(tài)門(mén)來(lái)控制數(shù)據(jù)流向。三態(tài)門(mén)輸入輸出的使能信號(hào)是dsp給出的ce空間使能信號(hào)ce_6713。
串口輸入數(shù)據(jù)先由NIOS II CPU寫(xiě)入每個(gè)串口的輸入緩存，當(dāng)滿足條件時(shí)由out_pio管腳向dsp發(fā)出中斷，用以告知其可以讀取相應(yīng)串口的數(shù)據(jù)了，緩存的數(shù)據(jù)由dspread0傳遞至三態(tài)門(mén)tri_16.dsp讀取時(shí)三態(tài)門(mén)為dsp輸入方向，dsp的EMIF數(shù)據(jù)線evm_D隨即出現(xiàn)數(shù)據(jù)，配合EMIF地址線evm_A即可完成串口輸入數(shù)據(jù)向dsp傳遞；當(dāng)dsp有數(shù)據(jù)要經(jīng)串口輸出時(shí)，數(shù)據(jù)由dsp的EMIF數(shù)據(jù)線evm_D輸入，dsp通過(guò)in_pio向NIOS II CPU發(fā)出中斷信號(hào)，請(qǐng)求發(fā)送數(shù)據(jù)。詳細(xì)的發(fā)送接收流程見(jiàn)下文。

2 軟件設(shè)計(jì)
NIOS II CPU的控制代碼部分分為主函數(shù)和各種中斷響應(yīng)函數(shù)。在主函數(shù)里完成寄存器初始化、各串口數(shù)據(jù)輸出的任務(wù)。串口的中斷響應(yīng)函數(shù)則主要完成數(shù)據(jù)的輸入任務(wù)。
為了便于FPGA和DSP之間的控制信息交換，每個(gè)串口設(shè)有地址固定的長(zhǎng)度各為32位(4字節(jié))的輸入和輸出兩個(gè)控制寄存器。通過(guò)對(duì)各標(biāo)志位的讀寫(xiě)操作即可實(shí)現(xiàn)系統(tǒng)對(duì)各串口的控制。串口的輸入控制寄存器定義見(jiàn)表2，輸出控制寄存器與之類似。

由于用戶控制指令(包括信號(hào)處理板配置參數(shù)、輸出數(shù)據(jù)類型控制等)與差分修正數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度和數(shù)據(jù)持續(xù)性有很大區(qū)別，在常規(guī)數(shù)據(jù)傳輸方式之外對(duì)每個(gè)串口增設(shè)數(shù)據(jù)塊傳輸模式。數(shù)據(jù)塊傳輸模式可用于持續(xù)性大量數(shù)據(jù)的輸入，采用每個(gè)串口對(duì)兩塊RAM進(jìn)行乒乓讀寫(xiě)操作的來(lái)方案實(shí)現(xiàn)。是否采用數(shù)據(jù)塊傳輸模式由串口的控制寄存器中的第14位(P_flag)決定。對(duì)于非數(shù)據(jù)塊輸入模式中緩存大小需要根據(jù)常規(guī)數(shù)據(jù)最大長(zhǎng)度來(lái)設(shè)定，過(guò)小會(huì)導(dǎo)致部分?jǐn)?shù)據(jù)丟失。當(dāng)有數(shù)據(jù)需要輸出時(shí)，由DSP向NIOS II CPU的RAM寫(xiě)入各UART輸出控制寄存器的設(shè)定值，并通過(guò)GPIO向其發(fā)出中斷信號(hào)。可在NIOS II CPU的main函數(shù)中設(shè)置一個(gè)循環(huán)檢測(cè)是否有由DSP輸入的中斷信號(hào)，若有再檢測(cè)各UART的輸出控制寄存器。輸出流程圖如圖4所示。