基于SOPC的DDS信號發(fā)生器設(shè)計
摘 要:直接數(shù)字頻率合成技術(shù)是一種新型的信號產(chǎn)生方法,是現(xiàn)代信號源的發(fā)展方向。該系統(tǒng)由FPGA 控制模塊、鍵盤、LED 顯示組成,結(jié)合DDS 的結(jié)構(gòu)和原理,采用SOPC 和DDS 技術(shù),設(shè)計出具有頻率設(shè)置功能的多波形信號發(fā)生器。以Altera 公司的CycloneⅡ的核心器件EP2C35 為例,NIOS ⅡCPU 通過讀取按鍵的值,實現(xiàn)任意步進、不同波形的輸出顯示功能。
本文引用地址:http://m.butianyuan.cn/article/156615.htm0 引 言
直接數(shù)字頻率合成( Dir ect Dig ital Frequency Synthesis,DDS) 是一種新型的頻率合成技術(shù),它把信號發(fā)生器的頻率穩(wěn)定度、準確度提高到與基準頻率相同的水平,并且可以在很寬的頻率范圍內(nèi)進行精細的頻率調(diào)節(jié)。在現(xiàn)代通信領(lǐng)域中,DDS 的應(yīng)用極其廣泛。實現(xiàn)DDS 常用的方法是采用專用的DDS 芯片,控制部分采用獨立的MCU ,這樣設(shè)計出來的系統(tǒng)的集成度和擴展性不盡人意。隨著大規(guī)?,F(xiàn)場可編程門陣列的推出,SOPC 的不斷發(fā)展,設(shè)計人員可以在FPGA 的嵌入式軟核處理器上設(shè)計各種系統(tǒng),滿足用戶需求。本文基于SOPC 技術(shù)設(shè)計直接數(shù)字頻率合成器,選用A ltera公司的新一代FPGA( Cyclone Ⅱ) 為核心,利用FPGA的邏輯單元實現(xiàn)相位累加等數(shù)字邏輯功能,在ROM 中分別放入正弦表、方波表、三角波表、鋸齒波表,用軟核CPU 做控制,實現(xiàn)頻率、相位、波形選擇等。這樣可以大大減小處理器外圍擴展電路數(shù)目,還提高了系統(tǒng)的穩(wěn)定性和抗干擾能力,節(jié)省了內(nèi)部資源。
1 系統(tǒng)方案設(shè)計
系統(tǒng)采用SOPC 設(shè)計方案。整體系統(tǒng)框圖如圖1所示,它由頻率預(yù)置電路、波形選擇、波形頻率控制、累加器、存儲波形數(shù)據(jù)的存儲器和D/ A 轉(zhuǎn)換電路、濾波電路組成。累加器模塊由10 位加法器與10 位寄存器級聯(lián)而成。波形存儲器中放入正弦波、方波、三角波、鋸齒波的數(shù)據(jù)。
圖1 整體系統(tǒng)框圖
1. 1 DDS 基本工作原理
DDS 的基本原理是利用采樣定理,通過查表法產(chǎn)生波形。一個完整DDS 結(jié)構(gòu)圖如圖2 所示。
圖2 DDS 結(jié)構(gòu)圖
相位累加器在每一個時鐘上升沿與頻率控制字K累加一次,當(dāng)累加器計數(shù)大于2N 時,相位累加器相當(dāng)于進行一次取模運算。在每一個時鐘周期內(nèi),根據(jù)送給ROM 的地址,取出ROM 中與該地址相對應(yīng)的波形的數(shù)據(jù),讀取出ROM 中的數(shù)據(jù)后通過D/ A 轉(zhuǎn)換器,將數(shù)字量轉(zhuǎn)換成模擬量,通過低通濾波電路,可輸出一個平滑的波形。
假設(shè)頻率為f c 的載波,它的時域表達式為:
其相位表達式為:
輸出頻率f 0 與時鐘頻率f clk之間的關(guān)系滿足:
當(dāng)K = 1 時,DDS 有最小頻率輸出,因此DDS 的步長為f clk / 2N ,最大輸出頻率為f clk / 2。在本設(shè)計中,將N 設(shè)定為10 位,M 設(shè)定為12 位,相位累加器在時鐘的控制下,以步長K 進行累加,輸出N 位二進制碼,并以其作為波形ROM 的地址,對波形存儲器ROM 尋址,波形存儲器ROM 輸出的數(shù)據(jù)經(jīng)過D/ A 轉(zhuǎn)換成階梯波后,經(jīng)過低通濾波器平滑后,便得到合成后的波形了,合成后的波形形狀取決于波形選取和ROM 中的數(shù)據(jù)。
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