軟件無(wú)線電技術(shù)與可重配置計(jì)算體系結(jié)構(gòu)

1．技術(shù)趨勢(shì)
　　現(xiàn)代無(wú)線通信的主體是移動(dòng)通信。參照ITU建議M1225，移動(dòng)通信是在復(fù)雜多變的移動(dòng)環(huán)境下工作的，因此必須考慮嚴(yán)重的時(shí)變和多徑傳播的影響。在現(xiàn)代無(wú)線通信系統(tǒng)中，特別是在碼分多址(CDMA)系統(tǒng)中，為了提高系統(tǒng)容量，提高系統(tǒng)靈敏度和在較低的發(fā)射功率下獲得較遠(yuǎn)的通信距離，一般都希望使用智能天線與聯(lián)合檢測(cè)技術(shù)。
　　在許多公開發(fā)表的技術(shù)文獻(xiàn)中，都涉及到對(duì)智能天線的波束賦形算法的研究，其研究結(jié)論是功能越強(qiáng)則算法越復(fù)雜。然而在移動(dòng)通信環(huán)境下，聯(lián)合檢測(cè)技術(shù)和波束賦形是必須實(shí)時(shí)完成的，且完成算法的時(shí)間只能以微秒計(jì)算。而受現(xiàn)代微電子技術(shù)水平的限制，在如此短的時(shí)間內(nèi)，數(shù)字信號(hào)處理器(DSP)或?qū)Ｓ眯酒?ASIC)還不能實(shí)現(xiàn)過(guò)于復(fù)雜的實(shí)時(shí)處理。
　　另一方面，移動(dòng)通信技術(shù)和標(biāo)準(zhǔn)還在不斷提出和更新，軟件無(wú)線電技術(shù)日益受到高度重視。美國(guó)FCC甚至發(fā)文要求各公司對(duì)此技術(shù)的應(yīng)用提供方案。如何用DSP（數(shù)字信號(hào)處理器）或FPGA（現(xiàn)場(chǎng)可編程邏輯陣列）等其他可編程器件，在公共硬件平臺(tái)上解決各種不同制式的空間接口已成為很多世界各國(guó)通信公司研究的主要課題。
　　過(guò)去，無(wú)線通信系統(tǒng)的設(shè)計(jì)多采用靜態(tài)設(shè)計(jì)，只能在規(guī)定范圍內(nèi)的特定頻段上使用專用調(diào)制器、編碼器和信道協(xié)議。即使是雙頻、三頻蜂窩電話也只在預(yù)先定義的兩個(gè)或三個(gè)標(biāo)準(zhǔn)之間切換。靜態(tài)設(shè)計(jì)通常是根據(jù)最壞情況的設(shè)計(jì)，在情況良好時(shí)就不能充分利用射頻頻譜。例如，若背景噪聲比最惡劣的情況小，就可能出現(xiàn)許多不必要的糾錯(cuò)編碼，這樣就不能獲得最高的比特率。這種情況對(duì)無(wú)線應(yīng)用系統(tǒng)的影響比有線應(yīng)用系統(tǒng)更嚴(yán)重，因?yàn)闊o(wú)線傳輸更易于受噪聲、干擾和衰減的影響。理想的軟件無(wú)線電能動(dòng)態(tài)適應(yīng)傳輸系統(tǒng)的任一環(huán)節(jié)的變化，如調(diào)制、編碼、信道協(xié)議及帶寬，等等，并能夠適應(yīng)實(shí)時(shí)性變化，最大程度地利用有效頻譜。已有專家預(yù)測(cè)，在未來(lái)幾年內(nèi)，依靠傳統(tǒng)的專用芯片來(lái)制造移動(dòng)通信無(wú)線設(shè)備的概念將受到重大沖擊。而且，軟件無(wú)線電不僅用于用戶終端，解決多模手持機(jī)的問(wèn)題，它還將使用于無(wú)線基站。特別是在第三代移動(dòng)通信技術(shù)和標(biāo)準(zhǔn)都還在不斷更新的最近幾年內(nèi)，只有使用軟件無(wú)線電技術(shù)，才可能使產(chǎn)品跟上技術(shù)的發(fā)展，并適應(yīng)不同的標(biāo)準(zhǔn)和環(huán)境、網(wǎng)絡(luò)通信負(fù)荷，以及用戶需求的變化。
　　在現(xiàn)階段軟件無(wú)線電結(jié)構(gòu)體系的構(gòu)建中，已有研究表明可編程邏輯器件具有較好的性能，尤其是針對(duì)高并行性運(yùn)算比目前廣泛使用的DSP在性能上具有明顯的優(yōu)勢(shì)，前者不但可以提高運(yùn)算速度，更重要的是它可通過(guò)有效而靈活的設(shè)計(jì)方法提高系統(tǒng)硬件的整體工作效率，即盡可能使系統(tǒng)中所有邏輯資源處于有效工作狀態(tài)，降低系統(tǒng)功率。這是目前一些專用芯片以至DSP都無(wú)法比擬的。

2．軟件無(wú)線電技術(shù)的實(shí)現(xiàn)平臺(tái)
　　在軟件無(wú)線電技術(shù)的實(shí)現(xiàn)中，目前主流的硬件技術(shù)是通用信號(hào)處理器(以DSP為代表)和現(xiàn)場(chǎng)可編程邏輯陣列(以FPGA為代表)。雖然，現(xiàn)階段兩種技術(shù)作為軟件無(wú)線電實(shí)現(xiàn)平臺(tái)還都有各自的局限性，以下對(duì)比兩種技術(shù)在實(shí)現(xiàn)軟件無(wú)線電的一些特點(diǎn)：
　　由于軟件無(wú)線電技術(shù)基帶設(shè)計(jì)中大量使用乘加運(yùn)算，DSP在完成這種乘加運(yùn)算時(shí)， 一般需要進(jìn)行以下操作：
　　1=>讀存儲(chǔ)器， 取操作數(shù)，取指令
　　2=>運(yùn)算
　　3=>寫存儲(chǔ)器，存儲(chǔ)運(yùn)算結(jié)果
　　為了提高運(yùn)算速度，人們一般希望在一個(gè)指令周期中能夠多次進(jìn)行存儲(chǔ)器讀寫操作，以盡量縮短非運(yùn)算時(shí)間。
　　目前DSP廣泛采用了哈佛結(jié)構(gòu)和改進(jìn)的馮?諾伊曼結(jié)構(gòu)，能夠支持在一個(gè)指令周期進(jìn)行多次存取操作，這種體系結(jié)構(gòu)適用于非關(guān)聯(lián)性順序算法的實(shí)現(xiàn)。當(dāng)采用一個(gè)只能分時(shí)運(yùn)行的數(shù)字信號(hào)處理器時(shí)，調(diào)度多個(gè)時(shí)間要求緊迫的任務(wù)需要非常復(fù)雜的編程。尤其是，當(dāng)算法模塊關(guān)聯(lián)多個(gè)當(dāng)前和過(guò)去及未來(lái)的狀態(tài)時(shí)，DSP的效率不高。這主要是由于DSP在處理一些并行和回饋數(shù)據(jù)流時(shí)，存在額外的等待時(shí)間。
　　隨著通信技術(shù)的發(fā)展，對(duì)系統(tǒng)性能的要求也在不斷增高，而設(shè)計(jì)高性能復(fù)雜DSP芯片的周期及半導(dǎo)體工藝的發(fā)展還沒(méi)有跟上需求的發(fā)展。于是，復(fù)雜通信系統(tǒng)往往使用多片DSP來(lái)提高系統(tǒng)性能。
　　如圖2所示，典型的信號(hào)處理算法一般包括許多回饋環(huán)路和并行運(yùn)算結(jié)構(gòu)。通用DSP實(shí)現(xiàn)這類算法通常代碼效率并不高。
　　而用現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn)上述算法，則可以克服上述設(shè)計(jì)的不足，這主要是由于FPGA提供了更大的設(shè)計(jì)靈活性。用FPGA設(shè)計(jì)軟件無(wú)線電時(shí)具有許多獨(dú)特的優(yōu)勢(shì)，主要體現(xiàn)在：
　　2.1 設(shè)計(jì)靈活性與高性能
　　與DSP相比，F(xiàn)PGA有更大的靈活性，可根據(jù)算法特點(diǎn)自定制計(jì)算體系結(jié)構(gòu)；利用并行性計(jì)算計(jì)算體系結(jié)構(gòu)和合理的流水線設(shè)計(jì)可以實(shí)現(xiàn)高端DSP應(yīng)用，且性能更高。使用FPGA構(gòu)成多處理器計(jì)算體系結(jié)構(gòu)，可將功能模塊很容易映射到獨(dú)立和并行的硬件節(jié)點(diǎn)上，實(shí)現(xiàn)任意多個(gè)并行數(shù)據(jù)處理路徑。避免了采用一個(gè)只能分時(shí)運(yùn)行的數(shù)字信號(hào)處理器時(shí)，調(diào)度多個(gè)時(shí)間要求緊迫的任務(wù)所需的非常復(fù)雜的編程。