X光安檢機(jī)控制信號時(shí)鐘提取的設(shè)計(jì)與實(shí)現(xiàn)
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4 FPGA硬件測試
鑒于該系統(tǒng)應(yīng)用于安檢機(jī)控制信號傳輸系統(tǒng)中，故將該設(shè)計(jì)通過FPGA硬件平臺進(jìn)行了驗(yàn)證。該驗(yàn)證平臺基于Altera公司Cyclone系列的EPlCl2Q240C8型號的FPGA芯片。鑒于實(shí)際系統(tǒng)中FPGA的本地系統(tǒng)時(shí)鐘為32．768 MHz，故測試輸入數(shù)據(jù)(datain)的速率為4．096 MHz。基于FPGA開發(fā)軟件Quartus實(shí)現(xiàn)的測試系統(tǒng)整體結(jié)構(gòu)圖如圖10所示。本文引用地址：http://m.butianyuan.cn/article/162981.htm
Signal TapⅡ邏輯分析器是Quartus軟件中集成的一個(gè)內(nèi)部邏輯分析軟件，使用它可以觀察設(shè)計(jì)的內(nèi)部信號變化，為FPGA設(shè)計(jì)的調(diào)試、開發(fā)帶來極大的方便，實(shí)用性很高。以下各圖為Quartus軟件中SignalTapⅡ?qū)崟r(shí)觀察到的數(shù)據(jù)。
相位調(diào)整驗(yàn)證如圖11所示。由圖11可以發(fā)現(xiàn)，開始時(shí)鐘的相位滯后于數(shù)據(jù)相位。因此經(jīng)過調(diào)整，通過數(shù)字環(huán)路濾波器輸出的reduct信號控制數(shù)控振蕩器模塊進(jìn)行扣時(shí)鐘操作，最終使本地估算時(shí)鐘與數(shù)據(jù)時(shí)鐘同步，正確地調(diào)整了相位。
當(dāng)該系統(tǒng)捕獲到數(shù)據(jù)時(shí)鐘后，就會(huì)穩(wěn)定輸出與數(shù)據(jù)信號同相的時(shí)鐘信號，穩(wěn)定狀態(tài)截圖如圖12所示。
利用FPGA開發(fā)平臺所具有的Signal TapⅡ功能，成功地在硬件平臺上驗(yàn)證了該系統(tǒng)的可行性與穩(wěn)定性。
5 結(jié)語
目前，鑒于國際國內(nèi)形勢的發(fā)展，安檢機(jī)系統(tǒng)得到了越來越廣泛的應(yīng)用，安檢機(jī)中通信系統(tǒng)的發(fā)展也逐漸趨向高速化、高效化。對于采樣數(shù)據(jù)量的增大，就要求有一條高速傳輸通道，同時(shí)，控制臺低速控制信號的傳輸也要求有高效鏈路的構(gòu)建。本文設(shè)計(jì)了一個(gè)高效時(shí)鐘提取方案，并在FPGA上完成了驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，基于鎖相環(huán)的實(shí)現(xiàn)方案不僅提高了時(shí)鐘提取的精度，而且平衡了捕捉時(shí)間，為安檢機(jī)系統(tǒng)低速控制信令的傳輸提供了基本的技術(shù)支持，并且使控制信號的傳輸僅需要一條數(shù)據(jù)線就可以完全實(shí)現(xiàn)，保證了安檢機(jī)控制信號鏈路傳輸?shù)母咝裕档土嗽O(shè)備成本，加快了開發(fā)速度，提高了整體系統(tǒng)的運(yùn)行效率。
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