基于FPGA和單片機(jī)的頻率監(jiān)測(cè)系統(tǒng)

O．引言
本系統(tǒng)利用單片機(jī)和FPGA有效的結(jié)合起來(lái)共同實(shí)現(xiàn)等精度頻率測(cè)量和IDDS技術(shù)，發(fā)揮各自的優(yōu)點(diǎn)，使設(shè)計(jì)變得更加容易和靈活，并具有頻率測(cè)量范圍寬、產(chǎn)生的波形頻率分辨率高及精度大等特點(diǎn)。
系統(tǒng)方便靈活，測(cè)量精度和產(chǎn)生的波形分辨率高，能適應(yīng)當(dāng)代許多高精度測(cè)量和波形產(chǎn)生的要求，可以在各類(lèi)測(cè)量系統(tǒng)和信號(hào)發(fā)生器中得到很好的利用，頻率測(cè)量在電路實(shí)驗(yàn)、通訊設(shè)備、音頻視頻和科學(xué)研究中具有十分廣泛的用途。等精度測(cè)量技術(shù)具有廣闊的應(yīng)用前景，由于其性能的優(yōu)越性，在目前各個(gè)測(cè)量領(lǐng)域中都可以發(fā)揮著很好的作用，特別是在海洋勘探，太空探索以及各類(lèi)實(shí)驗(yàn)中都得到了應(yīng)用。

1．DDS信號(hào)發(fā)生器的實(shí)現(xiàn)
使用FPGA與單片機(jī)相結(jié)合的方式構(gòu)成DDS信號(hào)發(fā)生器的核心部分，這是一種從相位概念出發(fā)直接合成所需波形的一種新的全數(shù)字頻率合成技術(shù)。其中FPGA完成相位累加、波形地址查找及波形輸出等功能，凌陽(yáng)16位單片機(jī)實(shí)現(xiàn)頻率控制字的輸入和液晶顯示部分。FPGA與單片機(jī)通過(guò)串行輸入并行輸出的方式進(jìn)行通信。其總體設(shè)計(jì)框圖如圖1所示。

1．1 DDS產(chǎn)生原理
圖2是一個(gè)基本的DDFS結(jié)構(gòu)框圖。DDFS 以數(shù)控振蕩器的方式，產(chǎn)生頻率可控制的正弦波、方波、三角波，電路包括了基準(zhǔn)時(shí)鐘源、相位累加器、相位調(diào)制器、波形ROM查找表、D／A轉(zhuǎn)換器和低通濾波器等。頻率控制字N和相位控制字M分別控制DDS所輸出的波形的頻率和正弦波的相位。

1．1．1 頻率部分
一個(gè)N位字長(zhǎng)的二進(jìn)制加法器的一端和一個(gè)固定時(shí)鐘脈沖取樣的N位相位寄存器相連，另一個(gè)輸入端是外部輸入的控制字M。這樣在每一個(gè)時(shí)鐘到來(lái)的時(shí)候，前一次相位寄存器中的值和當(dāng)前的M值相加，作為當(dāng)前相位寄存器的輸出?？刂谱諱決定了相位增量，加法器不斷的對(duì)相位增量進(jìn)行線性累加。當(dāng)產(chǎn)生一次溢出后，完成一個(gè)周期性動(dòng)作，即DDFS合成信號(hào)的一個(gè)頻率周期。
設(shè)基準(zhǔn)時(shí)鐘信號(hào)為fclk，分頻值為N，累加器位數(shù)為M，相位累加器步進(jìn)值為L(zhǎng)，根據(jù)公式：

設(shè)最高頻率為20KHz，步進(jìn)為20Hz，因此累加器位數(shù)至少為10位(210=1024>20000／20)。為了保證在最高頻率下的波形在一個(gè)周期內(nèi)至少有32個(gè)點(diǎn)，因此累加器至少有l(wèi)O+5=15位。
取晶振頻率32．768MHz，可得

1．1．2 相位部分
相位寄存器的輸出通過(guò)相位調(diào)制器與相位控制字K相加，使最終的輸出產(chǎn)生一定的相位偏移θ，θ的值與相位控制字K與ROM中的數(shù)據(jù)有關(guān)。我們通過(guò)設(shè)置兩路信號(hào)的K值，使兩路信號(hào)有不同的相位偏移量，從而產(chǎn)生相位差△θ。設(shè)A路信號(hào)的控制字為K，B路信號(hào)的控制字為K’，考慮到FPGA的內(nèi)部資源，取512個(gè)采樣點(diǎn)，可得

通常我們只要改變控制字K就可以實(shí)現(xiàn)步進(jìn)調(diào)整。