IC電路中電源系統(tǒng)的EMC研究與分析

　　在這一諧振頻率上，電容可達(dá)到最小的阻抗。去耦就是利用電容在一定的頻率范圍內(nèi)，特別是在諧振頻率附近，電容能夠?qū)ν獬尸F(xiàn)一個(gè)較低的阻抗（盡管可能是容性或者感性），為該頻率范圍內(nèi)的噪聲在電源和地之間提供一個(gè)阻抗的通路，從而確保IC電源的穩(wěn)定。
　　現(xiàn)在讓我們定性的查看一下數(shù)字電源分布系統(tǒng)的ESL的效應(yīng)。

　　公式（5）說明了電流I的變化會造成電源分布系統(tǒng)電壓V的下降。在大多數(shù)的CMOS電路中，IC在晶體管開關(guān)的時(shí)候汲取電流，這就意味著當(dāng)IC開關(guān)，電流上就有一個(gè)變化，這就導(dǎo)致電源分布系統(tǒng)中的紋波。正如前所證明的，PDS中的紋波會造成系統(tǒng)的錯(cuò)誤。要減少高頻下的這些錯(cuò)誤，就要盡可能的使用最低ESL的去耦電容。從公式（6）可以很明顯地看出來，ESL的減少會帶來電壓V的減小，即是紋波電壓的減小。
　　對于ESR來說也是同樣的，如果要更有效的對一個(gè)電源分布系統(tǒng)去耦，使用一個(gè)ESR盡可能小的電容會更有效果。為了便于說明，我們將實(shí)際的寄生電阻ESR寫到公式（2）中：

　　這就意味著不管電容怎樣增大，ESR都會產(chǎn)生電壓降。在實(shí)際應(yīng)用中，我們必須增加電容值并減小ESR以盡可能的減小電源分布系統(tǒng)的紋波噪聲。同時(shí)，公式（2）和（7）表述了在高頻的情況下，大電容不會對減少電壓降有太大的作用。反而，公式（6）表明減小感抗比較增大電容有更明顯的效果。
　?。?） 去耦電容的選擇
　　在低頻范圍（幾十MHz），電容呈現(xiàn)容性，高電容（并且有著低的ESR）將會有助于減少紋波噪聲。添加去耦電容可以在一個(gè)特定的頻率內(nèi)減小紋波電壓：

　　其中，dt等于最慢的瞬態(tài)電流的上升時(shí)間（低頻）。假設(shè)有一個(gè)2A的瞬態(tài)電流，電壓整流模塊會在15μs內(nèi)響應(yīng)。電源分布系統(tǒng)1.8V的電源供電電壓保持在5%的范圍內(nèi)。需要的大電容估算是：

　　顯然，要找到333μF的陶瓷電容是并不容易的。設(shè)計(jì)者必須找到一個(gè)合適的電容，對其進(jìn)行并聯(lián)放置以達(dá)到所需要的電容和目標(biāo)阻抗。添加電容的ESL不在去耦中起到主要的作用，但是設(shè)計(jì)者還是應(yīng)該盡可能選擇比較小的值，這樣能夠在比較寬的頻率范圍內(nèi)減少阻抗。這樣有助于減少板上的去耦電容的數(shù)量。
　　在高頻（幾百M(fèi)Hz）范圍內(nèi)，采用減少寄生電感的方式比提高電容值更有效一些。限制最大的電感量可以使紋波電壓達(dá)到最小：

　　其中，dt是瞬態(tài)電流的最快上升時(shí)間。假設(shè)一個(gè)2A的電流有著1ns的上升時(shí)間，電源分布系統(tǒng)保證1.8V電源供電5%以內(nèi)的紋波。允許的電感量估算如下：

　　現(xiàn)在要找到一個(gè)ESL為45pH的表貼陶瓷電容還是比較困難的，普通的表貼電容的寄生電感還是nH級的。反之來說，設(shè)計(jì)者要想達(dá)到這一電感量和目標(biāo)阻抗，首先要選擇一個(gè)寄生電感足夠小的電容（在較高頻率的去耦方面，電容量的選擇并不起到首要的作用，但是假如給定了最低的ESL，我們必須選擇最高的可能容值。因?yàn)檫@樣能夠在較寬的頻率范圍內(nèi)減小阻抗值）。足夠數(shù)量的低電感電容必須被并聯(lián)放置，但是往往需要放置的電容比電路板空間所允許的更多。
　?。?） 去耦電容的PCB設(shè)計(jì)
　　在印制電路板上，芯片-盤墊-走線所形成的環(huán)路電流所造成的電感則大得多。連接去耦電容到電源軌道的走線電感要比電容上的寄生電感明顯要大。通常的經(jīng)驗(yàn)數(shù)據(jù)是走線電感為10nH/in.。因此當(dāng)其被安裝到這種高電感的安裝結(jié)構(gòu)中，一個(gè)低電感電容的高頻去耦性能會顯著的降低。普通的表貼電容的ESL基本都是nH級的，而走線、焊盤設(shè)計(jì)所帶來的寄生電感的增加要比電容自身的 ESL 明顯得多。在現(xiàn)在的高頻去耦應(yīng)用中，最小化環(huán)路電感也是至關(guān)重要的。一種最小化環(huán)路電感的方式是減少環(huán)路區(qū)域的大小。對布局來說，將電源軌道走得越近越好，甚至是將電源軌道走在IC之下，這樣就可以減少環(huán)路區(qū)域的面積。盡管如此，對高頻去耦來說，其性能還是會受限于走線和電源軌道的電感。通過使用過孔在盤墊中的方式，環(huán)路電感還可以進(jìn)一步的降低。
　　在最優(yōu)的盤墊設(shè)計(jì)下，主導(dǎo)電感的是過孔和電容的高度。過孔就像是一個(gè)天然的電感線圈一樣。過孔的電感值正比于其長度和直徑。通過一個(gè)過孔（8mil）穿過60mil的電路板連接一個(gè)去耦電容能夠增加1nH的電感。此外，電流傳送的垂直距離會增加環(huán)路的大小從而增加電感量。最優(yōu)的盤墊設(shè)計(jì)和最小化電容頂部到電源和地層的距離，這樣和去耦電容相關(guān)的電感就被減到最小。
　　五、 結(jié)束語
　　快速的信號邊沿變化使得電路信號產(chǎn)生振鈴、反射、串?dāng)_、地彈等許多信號完整性問題。而且，這個(gè)問題越來越嚴(yán)重。隨著電路中器件和芯片工作環(huán)境的惡化，電源受到的影響非常嚴(yán)重，電源系統(tǒng)的電磁兼容性設(shè)計(jì)變得更加富有挑戰(zhàn)性和研究價(jià)值。希望本文能為廣大設(shè)計(jì)者帶來啟迪。