CMOS工藝多功能數(shù)字芯片的輸出緩沖電路設(shè)計(jì)
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時(shí)間：2012-06-08
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技術(shù)方案與實(shí)用技巧
1．2 缺點(diǎn)
上述設(shè)計(jì)規(guī)則僅僅是從速度優(yōu)化方面考慮。在驅(qū)動(dòng)很大的負(fù)載電容時(shí)，為了減小延遲時(shí)間，緩沖器中反相器的級(jí)數(shù)就越多，這將使總面積很大，而且也將增大緩沖器的功耗。在實(shí)際設(shè)計(jì)中應(yīng)在滿足設(shè)計(jì)速度的前提下，盡量減少反相器鏈的級(jí)數(shù)，適當(dāng)增大比例因子S，這樣可以使總面積和總功耗減少。
很多情況下往往對(duì)最終輸出級(jí)的上升、下降時(shí)間有一定的要求。在這種情況下應(yīng)根據(jù)給定的上升、下降時(shí)間要求和實(shí)際負(fù)載電容，設(shè)計(jì)出最終輸出級(jí)反相器的尺寸，再綜合考慮速度，面積和功耗等因素設(shè)計(jì)緩沖器的前幾級(jí)電路。
2 不同的輸出緩沖器設(shè)計(jì)方案的比較
在一款多功能數(shù)字芯片的設(shè)計(jì)時(shí)考慮到芯片的驅(qū)動(dòng)能力和所采用的0．6μm的CMOS工藝，最終級(jí)反向器的尺寸為：PMOS管為W=540 μm，L=0．6 μm，NMOS管為W=216μm，L=0．6μm。第一級(jí)為芯片內(nèi)部電路尺寸，PMOS管為W=20μm，L=0．6μm，NMOS管為W=8μm，L=0．6μm。由以上分析可以知道，當(dāng)輸出反向器鏈采用不同的級(jí)數(shù)時(shí)，芯片的上升時(shí)間、下降時(shí)間和延遲時(shí)間是不同的，而且采用不同的級(jí)數(shù)時(shí)芯片所占用的面積也是不同的，下邊我們通過(guò)三種不同的反相器鏈設(shè)計(jì)方式來(lái)對(duì)比，從中選出最合適的輸出緩沖器鏈的設(shè)計(jì)方式。則輸出緩沖器器鏈的設(shè)計(jì)為：
1)把輸出緩沖器設(shè)計(jì)為第一種三級(jí)反相器鏈，如圖2所示。本文引用地址：http://m.butianyuan.cn/article/176990.htm
M5 pmos 1=0．6μm w=180μm M6 nmos 1=0．6μm w=72 μm
M3 pmos 1=0．6 μm w=60 μm M4 nmos 1=0．6μm w=24μm
M1 pmos 1=0．6μm w=20μm M2 nmos 1=0．6μm w=8 μm
通過(guò)HSPICE仿真軟件，在0．6μm CSMC 2P2M CMOS工藝庫(kù)下的仿真結(jié)果(負(fù)載為100 pF電容，1 kΩ電阻)如圖3(a)(b)(c)(d)所示。主要考慮仿真結(jié)果中的輸出反向器鏈的上升時(shí)間tr、下降時(shí)間tf、上升延遲和下降延遲td。
評(píng)論