基于FPGA和DDS的數(shù)控信號源的設(shè)計與實(shí)現(xiàn)
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3 系統(tǒng)仿真與驗證
在QuartusIl開發(fā)平臺中，將在FPGA中實(shí)現(xiàn)的各個模塊連接起來得到系統(tǒng)頂層模塊，其仿真結(jié)果如圖7所示。仿真時系統(tǒng)時鐘頻率設(shè)置為與硬件系統(tǒng)時鐘一樣fclk=50 MHz，則時鐘周期為20 ns。圖7是在Mode=5×107，N=32，F(xiàn)word=(E883CO)H時的仿真結(jié)果，其中圖7(a)，圖7(b)和圖7(c)分別是正弦波、方波和三角波的仿真波形，從仿真圖中觀察它們的波形周期均為2．1μs，即換算成頻率是476．190 kHz。從圖7(b)和圖7(c)看出，波形轉(zhuǎn)換快速，只需6個時鐘周期即約為12．3μs。本文引用地址：http://m.butianyuan.cn/article/177446.htm
系統(tǒng)FPGA芯片采用EP2C8Q208，系統(tǒng)時鐘50 MHz。D／A轉(zhuǎn)換采用8位無符號DAC0832集成電路，低通濾波器采用LM324集成電路和RC網(wǎng)絡(luò)組成的有源低通濾波器。
系統(tǒng)仿真正確后，將設(shè)計代碼下載到FPGA芯片中，然后用示波器測試輸出波形結(jié)果如圖8所示。其中圖8(a)是在頻率控制字與仿真圖一致時，示波器的測量結(jié)果。從圖8中看出，系統(tǒng)能夠正確輸出正弦波、方波和三角波，而且輸出頻率為7 MHz時波形質(zhì)量依然良好。
4 結(jié)束語
介紹了一種基于FPGA和DDS技術(shù)的數(shù)控信號源的設(shè)計和實(shí)現(xiàn)方法，并給出系統(tǒng)仿真和硬件測試結(jié)果。設(shè)計方案主要在FPGA芯片內(nèi)實(shí)現(xiàn)，外圍電路簡單。設(shè)計的系統(tǒng)能夠輸出正弦波、方波和三角波，輸出波形在整個頻率范圍內(nèi)波形質(zhì)量均好，精度達(dá)0．03Hz。
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