變頻器慣性輸出技術(shù)

　　目前所使用的變頻器一般將上述比較過程放在cpu中完成，當(dāng)cpu遇到干擾復(fù)位或程序出錯(cuò)的時(shí)候，變頻器將停止輸出。由fpga來完成三角波和正弦波的比較過程將很好的解決這個(gè)問題，利用cpu的強(qiáng)大計(jì)算能力實(shí)時(shí)計(jì)算參與比較的正弦波，利用fpga高速度的時(shí)鐘精確產(chǎn)生移相三角波，然后在fpga中進(jìn)行比較輸出。fpga脈沖發(fā)生器及慣性輸出原理#e#4 fpga脈沖發(fā)生器及慣性輸出原理

　由fpga實(shí)現(xiàn)相位移載波spwm調(diào)制的結(jié)構(gòu)框圖如圖4所示。fpga與cpu的接口由數(shù)據(jù)總線、地址總線和控制總線實(shí)現(xiàn)，cpu上電后首先對fpga的控制寄存器進(jìn)行初始化，設(shè)置spwm的輸出周期，各路三角波的初始相位和幅值。地址發(fā)生器根據(jù)周期寄存器的值產(chǎn)生ram讀取地址，輸出數(shù)據(jù)進(jìn)入緩存。在每個(gè)三角波的谷值處給cpu一個(gè)中斷，通知cpu更新數(shù)據(jù)，在每個(gè)三角波的峰值處從ram中讀取數(shù)據(jù)進(jìn)入緩存。cpu每次更新數(shù)據(jù)的同時(shí)也更新地址寄存器，指明當(dāng)前輸出數(shù)據(jù)的地址長度，此地址長度決定了變頻器輸出的頻率。多路比較器實(shí)時(shí)將緩存數(shù)據(jù)與對應(yīng)三角波進(jìn)行比較產(chǎn)生spwm波形，光纖信號(hào)組合器將每一個(gè)功率單元所需信號(hào)即左臂信號(hào)、右臂信號(hào)、閉鎖信號(hào)、旁路信號(hào)組合編碼成一路串行信號(hào)送入光接口。

　　圖4 fpga實(shí)現(xiàn)變頻器慣性輸出結(jié)構(gòu)圖

　　在fpga內(nèi)部實(shí)現(xiàn)了一個(gè)看門狗(控制器狀態(tài)檢測器)對cpu進(jìn)行監(jiān)視，cpu在正常工作時(shí)，在每ms之內(nèi)必須給fpga一個(gè)喂狗信號(hào)，當(dāng)檢測器在2ms沒有檢測到此信號(hào)變化則給地址發(fā)生器一個(gè)信號(hào)，地址發(fā)生器則根據(jù)當(dāng)前的地址寄存器產(chǎn)生地址從雙口ram中讀取數(shù)據(jù)，從而實(shí)現(xiàn)cpu死機(jī)時(shí)變頻器輸出的相位和頻率能夠繼續(xù)，即具有慣性輸出功能。fpga實(shí)現(xiàn)慣性輸出時(shí)，狀態(tài)寄存器保存當(dāng)前輸出頻率值和故障標(biāo)志，以供cpu復(fù)位之后讀取。

　　5 verilog設(shè)計(jì)與仿真

　　根據(jù)圖4的結(jié)構(gòu)框圖應(yīng)用verilog語言進(jìn)行設(shè)計(jì)，選用lattice的xp3系列fpga進(jìn)行設(shè)計(jì)，與傳統(tǒng)的基于sram的fpga不同，latticexp3器件不需要外接引導(dǎo)存儲(chǔ)器，因此能提供單芯片的解決方案，從而減少了電路板面積，并簡化了系統(tǒng)制造過程。以控制狀態(tài)檢測器為例，當(dāng)fpga在一段時(shí)間內(nèi)檢測到cpu的喂狗信號(hào)沒有改變時(shí)，給出cpu異常信號(hào)，改變地址控制器的輸出策略。其仿真圖形如圖5所示。

　　圖5 cpu狀態(tài)檢測器仿真時(shí)序圖