高速PCB中電源完整性的設(shè)計

二是電流回路上存在的電感。所謂地電源完整性問題是指在高速PCB中，當(dāng)大量的芯片同時開啟或關(guān)閉時，在電路中就會產(chǎn)生較大的瞬態(tài)電流，同時由于電源線和地線上電感電阻的存在，就會在兩者之上產(chǎn)生電壓波動。了解到電源完整性問題的本質(zhì)，我們知道，要解決電源完整性問題，首先對于高速器件來說，我們通過加去耦電容來去掉它的高頻噪聲分量，這樣就減少信號的瞬變時間;對于回路中所存在的電感來說，我們則要從電源的分層設(shè)計來考慮。

三、去耦電容的應(yīng)用

在高速PCB設(shè)計中，去耦電容起著重要的作用，它的放置位置也很重要。這是因為在電源向負(fù)載短時間供電中，電容中的存儲電荷可防止電壓下降，如電容放置位置不恰當(dāng)可使線阻抗過大，影響供電。同時電容在器件的高速切換時可濾除高頻噪聲。我們在高速PCB設(shè)計中，一般在電源的輸出端和芯片的電源輸入端各加一個去耦電容，其中靠近電源端的電容值一般較大（如10μF），這是因為PCB中我們一般用的是直流電源，為了濾除電源噪聲電容的諧振頻率可以相對較低;同時大電容可以確保電源輸出的穩(wěn)定性。對于芯片接電源的引腳處所加的去耦電容來說，其電容值一般較?。ㄈ?.1μF），這是因為在高速芯片中，噪聲頻率一般都比較高，這就要求所加去耦電容的諧振頻率要高，即去耦電容的容值要小。

對于去耦電容的放置，我們知道，如果位置不當(dāng)?shù)脑挄龃缶€路阻抗，降低其諧振頻率同時影響供電。對于去耦電容和芯片或電源中的電感，我們可以通過公式：求出，在公式中，l：電容與芯片間的線長;r：線半徑;d：電源線與地之間的距離;

由此我們知道，要減少電感L，則必須減少l和d，即減少去耦電容和芯片所形成的環(huán)路面積，也就是要求電容與芯片盡可能靠近芯片器件。

四、電源回路的設(shè)計

要保證電源完整性，我們知道，良好的電源分配網(wǎng)絡(luò)是必不可少的。首先對電源線和地線的設(shè)計，我們要保證線寬加粗（如寬為40mil，而普通信號線為10mil），這樣才能盡可能地減少其阻抗值。隨著芯片的速度越來越高，根據(jù)5/5規(guī)則，我們越來越多地使用多層板，通過專用的電源層進行供電和專用的地層構(gòu)成回路，這樣就減少了線路的電感。

圖4中所示的是一個四層板的信號回路圖，高頻信號將從地層返回，在地層理想的情況下（沒有分隔和過多的過孔），高頻信號線將在地層上形成射頻的鏡像回路，返回電流將主要從高頻信號在地層上的鏡像路徑返回，而在PCB中，信號線與地層之間的距離非常小（大約是0.3mm），這樣就形成了小環(huán)路，不僅可以減少電源完整性的問題，也能夠減少環(huán)路的射頻輻射，避免引起其它的電磁兼容性問題。但在當(dāng)今高集成度的PCB設(shè)計中，由于芯片集成度過高，過孔過密，多電源供電及數(shù)字器件及模擬器件共存所引起的電源層和地層的分隔等因素，要保證電源回路的暢通無阻則是很難的。