基于EMCCD的驅動電路設計

EMCCD(Electron MuItiplying Charge Coupled Device)是新一代高質量微光成像器件。與傳統(tǒng)CCD(Charge Coupled Device)相比，它采用了片上電子增益技術，利用片上增益寄存器使圖像信息在電子轉移過程中得到放大，這使得它在很高的讀出速率下仍具有相對很低的讀出噪聲，能在微光源下高分辨力成像。
EMCCD的這些特性使其在航天微光目標探測、微光生命科學成像、軍用高性能夜視探測等領域具有極大的應用潛力。EMCCD驅動電路是EM-CCD應用的核心技術，其性能直接影響到成像質量。目前常用的時序產生方法有以下幾種：
(1)直接數(shù)字電路驅動法。這種方法原理簡單，容易實現(xiàn)。但是邏輯設計較復雜，調試非常困難，而且在實際電路中因使用芯片較多，為整個系統(tǒng)帶來不可靠性。
(2)MCU驅動法。該方法是通過編程MCU的I／O端口來獲得CCD驅動脈沖信號的。這種方法的靈活性好，精度也可以很高，對不同的CCD器件只需要修改程序即可。由于CCD的驅動頻率為MHz級，使得選用MCU器件的工作頻率必須很高(提高了硬件成本)，同時因頻繁的中斷和任務調度使MCU效率很低。
(3)EPROM驅動法。這種驅動電路一般由晶體震蕩器、計數(shù)電路和EPROM存儲器構成。這種驅動時序產生方法，結構簡單、明確，調試容易，缺點是結構尺寸太大，對于實現(xiàn)復雜的驅動時序有較大困難。
(4)專用IC驅動方法。這種方法就是利用CCD專用IC來產生時序，集成度高，功能強，使用方便。對攝像機等視頻領域應用的CCD或三元彩色CCD，這種驅動方法是首選。一般由相應的CCD廠家提供。
另一種更有效的方法就是使用CPLD，F(xiàn)PGA等大規(guī)?？删幊踢壿嬈骷崿F(xiàn)。通過對該邏輯器件的編程，能實現(xiàn)任意復雜的時序邏輯，且調試方便，只使用一片集成電路以及少數(shù)外圍器件，故可靠性高。本文即采用這種方法，實現(xiàn)了CCD97所需的12路驅動時序。

1 CCD97簡介
CCD97是E2V公司的背照式低照度CCD圖像傳感器，有效像素512X512，像素大小16μm×16 μm，它是幀轉移型CCD，芯片采用反向輸出模式抑制暗電流，其靈敏度高，噪聲控制方面精益求精，由于采用新的輸出放大電路，使它能在11 MHz的像素讀出速率下，以低于1電子／像素的超低噪聲工作，其量子效率高達92．5％。它獲取圖像速度快，具有正常CCD和EMCCD雙讀出模式。在微光成像系統(tǒng)中更具有優(yōu)越性，能實現(xiàn)真正意義上的24 h實時監(jiān)控。

2 驅動電路的設計
2．1 CCD97驅動電路的要求
成像區(qū)向存儲區(qū)的轉移波形如圖1所示。

信號電荷在增益寄存器中的轉移波形如圖2所示。圖2為信號電荷在增益寄存器中的轉移波形，轉移脈沖Rφ2HV的高電平必須先于Rφ1和Rφ2到達，同時Rφ1和Rφ2需要交替變化。

幀轉移時序如下：
Iφ與Sφ為幀轉移脈沖，Rφ1，2，3為行轉移脈沖。Iφ與Sφ的典型工作頻率為1 MHz，Rφ的工作頻率為11 MHz。
在Iφ1，2和Iφ3，4反向時序下，將成像區(qū)圖像信號逐行轉移至存儲區(qū)。需要轉移的行數(shù)為512+8+8=528。
行轉移時序圖：
與幀轉移結束，在轉移時序Rφ1，2，3以及RφHV的時序作用下，存儲區(qū)的圖像以行為單位進行轉移，逐像素通過移位寄存器組，然后從讀出放大器讀出(EMCCD讀出模式)，其操作時序如圖3所示。

CCD97所需的電壓和波形如表1所示。

由CPLD，F(xiàn)PGA等可編程器件發(fā)生的時序邏輯冒充為TTL型，要想它能驅動CCD97工作，必須按照表1進行電平轉換。
2．2 驅動電路的設計
該系統(tǒng)選用的FPGA芯片為Altera公司Cyclone系列的FPGAEP1C3T100，其有100個管腳封裝，I／O的電源為3．3 V，內核電壓為1．5 V，有1個鎖相環(huán)(PLL)，2個專用全局時鐘輸入管腳CLK0、CLK1，5個雙重用途時鐘管腳DPCLK。EP1C3T100是SRAM型的可編程邏輯器件，本身并不能固化程序，因此需要通過一片F(xiàn)LASH結構的配置芯片來存儲邏輯配置信息。從Altera公司提供的數(shù)據(jù)手冊，可知Cyclone系列的FPGA僅支持EPCS1，EPCS4以及EPCS16。而選用的EP1C3T100中，其原始二進制文件大小為627 376 b，使用EPCS1(1 048 576 b)的配置芯片。使用EPCS配置芯片在主動串行模式(AS)下(MSEL[0．．1]置地)，即可實現(xiàn)上電后，將存儲器件中的數(shù)據(jù)傳送到EP1C3T100中。系統(tǒng)通過ARM加載驅動程序實現(xiàn)對FPGA的配置，驅動FPGA產生CCD的工作時序。本系統(tǒng)選用Atmel公司的AT91RM9200的處理器。它是基于ARM920T內核，主頻為180 MHz，運行性能可達200 MIPS，擁有獨立的16 KB指令和數(shù)據(jù)Cache，并配備有16 KB的SRAM以及128 KB的ROM。
EP1C3T100芯片內含1個PLL，外接40 MHz有源晶振為PLL提供時鐘。時鐘模塊通過QliartusⅡ的megafunctions下的altpll配置生成。采用非補償模式，輸入／輸出時鐘比為5：1，輸出的2路時鐘c0，c1均為200 MHz。其中c0為clk_gen模塊提供基礎時鐘。同時c1產生相位需要調整的Rφ2HV，用以滿足CCD97增益寄存器轉移過程中的嚴格時序要求。
在FPGA時序發(fā)生設計中，依照CCD97工作的流程，進行逆序設計。從最高頻率的像素移位讀出時鐘到行轉移時鐘最后到幀轉移這樣的流程進行設計。框圖如圖4所示。