一種帶有增益提高技術(shù)的高速CMOS運算放大器設計
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增益提高輔助運放也采用了兩個全差分折疊式共源共柵結(jié)構(gòu)，既可以減少電路的面積和功耗，又減少電路內(nèi)部節(jié)點的電容。在輔助運放Ao的輸出端添加兩個補償電容C0和C1，用以消除在主運放單位增益帶寬附近產(chǎn)生的零極點對其中，由于Ao必須工作在較高的共模電壓下，故選擇NMOS管作為運放的差分輸入管，相反，Ao是以PMOS作為差分輸入管。以Ao為例，如圖4所示，NMOS輸入管接M9、M10的漏極，經(jīng)過放大后輸出到M7和M8的柵極，Ao只需提供M7，M8飽和工作所需的共模電平，因而不需要大的擺幅。同時由于M7和M8的柵極電容構(gòu)成了Ao的容性負載，所以2個管子不能太大。輔助運放如圖3所示。Ao的拓撲結(jié)構(gòu)和Ap類似，但采用PMOS管作為輸入對管。
由于輔助運放主要為主運放提供增益上的改善，不需要太快的速度和建立時間，因此它的尾電流一般為主運放電流的1／10～1／4，大大降低了整個電路的功耗和面積。且由于增加了增益提高輔助運放、即使采用最小尺寸也很容易實現(xiàn)100dB以上的增益，因此主運放中各MOS管均采用最小尺寸，這也可以有效地提升非主極點的位置，而輔助運放則不需要使用最小尺寸。
1．4 共模反饋
因為采用全差分結(jié)構(gòu)，放大器的輸出共模特性對器件的不匹配非常敏感，由于放大器的輸出阻抗較高，很小的電流偏差也會使作為電流源的MOS管進入線性區(qū)而不能正常工作，且此情況不能通過差動反饋進行遏制，所以必須在輸出端增加共模反饋電路(CMFB)來改善輸出特性。
由于本設計的運放要應用于Pipelined ADC中，故主運放采用開關(guān)電容(SC)共模反饋，如圖5所示。開關(guān)電容共模反饋電路工作在兩相不交疊時鐘下，當phi2為高電平時，C2充電到Vref-Vhias。而當phi1為高電平時，C1與C2相連，C2進行放電，從而決定C1上的電壓值。共模反饋電路產(chǎn)生的調(diào)節(jié)信號CMFB則由C1通過反饋回路產(chǎn)生。使用開關(guān)電容共模反饋電路既町以節(jié)省功耗，又使取樣電路不會限制主運放的輸出百幅。本文引用地址：http://m.butianyuan.cn/article/186166.htm
但是，開關(guān)電容共模反饋電路并不適合兩個增益提高輔助運放。因為兩個輔運放負載電容較小，若采用開關(guān)電容共模反饋，電容會更小，導致電路精度下降。且輔運放不需要大的輸出擺幅，故文中對輔運放采用傳統(tǒng)的連續(xù)時間共模反饋。
1．5 三支路基準電流源
為提高CMOS集成電路中電流基準的精度和穩(wěn)定性，一個具有高PSRR的基準電流源是必需的。由于傳統(tǒng)的電流基準以及共源共柵電流基準的節(jié)點電壓正反饋限制了電流基準的性能，三支路基準電流源如圖6所示。
此結(jié)構(gòu)由于節(jié)點電壓成負反饋，擁有更高的PSRR。該基準電流源的輸出電流為：
可以看出：其輸出電流與系統(tǒng)的電源電壓無關(guān)而只與調(diào)節(jié)電阻Rs有關(guān)，通過調(diào)節(jié)合適的Rs的阻值，即可得到精確的基準電流。故本文采用三支路電路基準源的設計，而偏置電路采用低壓寬擺幅共源共柵結(jié)構(gòu)。
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