ADC輸入噪聲利弊分析

多數(shù)情況下，輸入噪聲越低越好，但在某些情況下，輸入噪聲實(shí)際上有助于實(shí)現(xiàn)更高的分辨率。這似乎毫無道理，不過繼續(xù)閱讀本指南，就會(huì)明白為什么有些噪聲是好的噪聲。

　　折合到輸入端噪聲(代碼躍遷噪聲)

　　實(shí)際的ADC在許多方面與理想的ADC有偏差。折合到輸入端的噪聲肯定不是理想情況下會(huì)出現(xiàn)的，它對(duì)ADC整體傳遞函數(shù)的影響如圖1所示。隨著模擬輸入電壓提高，理想ADC(如圖1A所示)保持恒定的輸出代碼，直至達(dá)到躍遷區(qū)，此時(shí)輸出代碼即刻跳變?yōu)橄乱粋€(gè)值，并且保持該值，直至達(dá)到下一個(gè)躍遷區(qū)。理論上，理想ADC的代碼躍遷噪聲為0,躍遷區(qū)寬度也等于0.實(shí)際的ADC具有一定量的代碼躍遷噪聲，因此躍遷區(qū)寬度取決于折合到輸入端噪聲的量(如圖1B所示)。圖1B顯示的情況是代碼躍遷噪聲的寬度約為1個(gè)LSB(最低有效位)峰峰值。

　　圖1:代碼躍遷噪聲(折合到輸入端噪聲)及其對(duì)ADC傳遞函數(shù)的影響

　　由于電阻噪聲和kT/C噪聲，所有ADC內(nèi)部電路都會(huì)產(chǎn)生一定量的均方根(RMS)噪聲。即使是直流輸入信號(hào)，此噪聲也存在，它是代碼躍遷噪聲存在的原因。如今通常把代碼躍遷噪聲稱為折合到輸入端噪聲,而不是直接使用代碼躍遷噪聲這一說法。折合到輸入端噪聲通常用ADC輸入為直流值時(shí)的若干輸出樣本的直方圖來表征。大多數(shù)高速或高分辨率ADC的輸出為一系列以直流輸入標(biāo)稱值為中心的代碼(見圖2)。為了測(cè)量其值，ADC的輸入端接地或連接到一個(gè)深度去耦的電壓源，然后采集大量輸出樣本并將其表示為直方圖(有時(shí)也稱為接地輸入直方圖)。由于噪聲大致呈高斯分布，因此可以計(jì)算直方圖的標(biāo)準(zhǔn)差σ,它對(duì)應(yīng)于有效輸入均方根噪聲。參考文獻(xiàn)1詳細(xì)說明了如何根據(jù)直方圖數(shù)據(jù)計(jì)算σ值。該均方根噪聲雖然可以表示為以ADC滿量程輸入范圍為基準(zhǔn)的均方根電壓，但慣例是用LSB rms來表示。

　　圖2:折合到輸入端噪聲對(duì)ADC接地輸入端直方圖的影響(ADC具有少量DNL)

　　雖然ADC固有的微分非線性(DNL)可能會(huì)導(dǎo)致其噪聲分布與理想的高斯分布有細(xì)微的偏差(圖2示例中顯示了部分DNL)，但它至少大致呈高斯分布。如果DNL比較大，則應(yīng)計(jì)算多個(gè)不同直流輸入電壓的值，然后求平均值。例如，如果代碼分布具有較大且獨(dú)特的峰值和谷值，則表明ADC設(shè)計(jì)不佳，或者更有可能的是PCB布局布線錯(cuò)誤、接地不良、電源去耦不當(dāng)(見圖3)。當(dāng)直流輸入掃過ADC輸入電壓范圍時(shí)，如果分布寬度急劇變化，這也表明存在問題。

　　圖3:設(shè)計(jì)不佳的ADC和/或布局布線、接地、去耦不當(dāng)?shù)慕拥剌斎攵酥狈綀D