如何收斂高速 ADC 時(shí)序

更高速的 ADC 在轉(zhuǎn)換器輸出和接收機(jī)輸入之間有嚴(yán)格的時(shí)序要求；知道如何利用產(chǎn)品說明書數(shù)字來保證無錯(cuò)誤數(shù)字傳輸。

最近幾年，高速、高精度的模數(shù)轉(zhuǎn)換器 (ADC) 變得疾速。在 2006 年，一款業(yè)界一流的 12-位轉(zhuǎn)換器才達(dá)到 250 兆采樣/秒 (MSPS)。而今天，這一速度已經(jīng)翻了一番，達(dá)到了 500 MSPS。14-位和 16-位精度的類似發(fā)展趨勢(shì)也日益明顯。這表明，在比特精度不變的條件下，ADC 速度正以幾乎每年翻一番的速度發(fā)展。采樣速率增長(zhǎng)的結(jié)果是，收斂數(shù)字時(shí)序來確保您終端系統(tǒng)的數(shù)據(jù)完整性正變得越來越重要。

要收斂時(shí)序，需在 ADC 和數(shù)字接收機(jī)產(chǎn)品說明書中找到建立時(shí)間 (tsu) 和保持時(shí)間 (th)。建立時(shí)間是接收機(jī)時(shí)鐘沿之前數(shù)據(jù)必須有效的時(shí)間，而保持時(shí)間是時(shí)鐘沿之后 ADC 數(shù)據(jù)必須有效的時(shí)間量（請(qǐng)參見參考文獻(xiàn)1）。ADC 的建立時(shí)間和保持時(shí)間加在一起便決定了時(shí)間數(shù)據(jù)是否有效。這樣，長(zhǎng)建立時(shí)間和保持時(shí)間是 ADC 的一種理想狀態(tài)。

同樣，對(duì)于數(shù)字接收機(jī)來說，通過增加建立時(shí)間和保持時(shí)間，您可以獲得規(guī)定的數(shù)據(jù)有效時(shí)間。這種情況下，數(shù)值越小越好。要收斂時(shí)序，ADC數(shù)據(jù)有效時(shí)間應(yīng)該始終大于接收機(jī)的輸入要求數(shù)據(jù)有效時(shí)間。

通常情況下，ADC 產(chǎn)品說明書有兩套時(shí)序數(shù)：一套用于輸入時(shí)鐘；另一套用于輸出時(shí)鐘。要知道您的應(yīng)用使用哪一套，需考慮有多少 ADC 數(shù)字總線連接到您的數(shù)字接收機(jī)。不管您是什么樣的應(yīng)用，收斂時(shí)序時(shí)請(qǐng)始終使用最小值欄中的值，因?yàn)樗鼈兇順O端情況。

在一個(gè) ADC 輸出總線和一個(gè)數(shù)字接收機(jī)的最簡(jiǎn)單情況下，數(shù)字接收機(jī)的默認(rèn)時(shí)鐘連接會(huì)使用 ADC 時(shí)鐘輸出，有時(shí)稱作數(shù)據(jù)準(zhǔn)備 (dataready) (DRY）。利用這種設(shè)計(jì)方法，您可以最大化 ADC 的建立和保持時(shí)間。使用參考輸出時(shí)鐘的產(chǎn)品說明書數(shù)值。

為什么？簡(jiǎn)而言之，我們必須了解 ADC 內(nèi)部的輸出緩沖。ADC 輸出緩沖的時(shí)序隨半導(dǎo)體工藝、緩沖電壓電平和溫度的差異而不同。使用 ADC 的時(shí)鐘輸出時(shí)，工藝、電壓和溫度的差異等同地作用于 ADC 數(shù)字和時(shí)鐘輸出。這就避免了時(shí)鐘和數(shù)字輸出之間延遲的增加，從而最大化 ADC 建立時(shí)間和保持時(shí)間。

當(dāng)一個(gè)系統(tǒng)中出現(xiàn)多個(gè) ADC 時(shí)，需考慮兩種截然不同的情況。第一種情況中，需考慮的狀態(tài)是：這些 ADC 均安裝在同一顆 IC 上，并且每條全數(shù)字輸出總線僅提供一個(gè)時(shí)鐘輸出。（例如，在 ADS62P45 設(shè)計(jì)里，TI 將兩個(gè) ADC 集成到一顆 IC 中。）由于所有 ADC 通道都在同一顆 IC 上，因此工藝 、電壓和溫度處處都相同。這樣，對(duì)于最大 ADC 建立時(shí)間和保持時(shí)間來說，設(shè)計(jì)人員應(yīng)該在多個(gè) ADC 數(shù)字總線中使用 ADC 的時(shí)鐘輸出來鎖閉；假設(shè)能夠以這種方式來配置接收機(jī)。這種情況與前面介紹的情況類似，您可以使用被稱為 ADC 產(chǎn)品說明書輸出時(shí)鐘的建立時(shí)間和保持時(shí)間。

另一種情況中，您有多個(gè)連接單時(shí)鐘接收機(jī)的 ADC IC，則您必須使用參考時(shí)鐘輸入的 ADC 時(shí)序數(shù)。即使您仍然在多個(gè) ADC IC 輸出中使用 ADC 時(shí)鐘輸出來鎖閉，您也需要使用參考 ADC 時(shí)鐘輸入的時(shí)序數(shù)來收斂時(shí)序。至少，不同 IC 之間的半導(dǎo)體工藝會(huì)不同，從而帶來更大的延遲，并最小化 ADC 建立時(shí)間和保持時(shí)間。但是，如果您可以使用器件最小值收斂時(shí)序的話，那么您就可以保證接口比特誤差不會(huì)因時(shí)序而出現(xiàn)。

作者簡(jiǎn)介

Joe Venable 現(xiàn)任 TI 高速數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)與應(yīng)用工程經(jīng)理。在過去的 8 年中，他曾擔(dān)任過模擬半導(dǎo)體應(yīng)用與系統(tǒng)的各種職位，主要負(fù)責(zé)數(shù)據(jù)轉(zhuǎn)換器、醫(yī)學(xué)和寬帶通信。

他畢業(yè)于俄亥俄州立大學(xué)哥倫布分校 (Ohio State University, Columbus)，獲電子工程理學(xué)士學(xué)位。Joe 撰寫了多篇關(guān)于模擬的文章和應(yīng)用手冊(cè)，并且多次組織并舉辦了數(shù)據(jù)轉(zhuǎn)換器研討會(huì)。