基于FPGA的FIFO設計和應用

1 器件選擇
這里在視頻信號處理系統(tǒng)中，將利用FPGA作為橋梁，實現(xiàn)對SDRAM的控制，以達到大量高速存取數(shù)據(jù)的功能。之所以選取SDRAM，主要是因為在各種隨機存取器件中，SDRAM的容量較大，價格較低，且數(shù)據(jù)突發(fā)傳輸模式大大提高了存取速度，能夠滿足應用的要求。
FIFO的速度受到兩個因素的限制：
(1)SDRAM的最高工作頻率。SDRAM的工作頻率越高，數(shù)據(jù)的傳輸速率就越高；
(2)SDRAM的突發(fā)長度。SDRAM的突發(fā)長度越長，對數(shù)據(jù)流的吞吐量就越大，可以從某種程度上提高數(shù)據(jù)的傳輸速率。
FIFO的大小由所選SDRAM芯片的容量來決定。該設計以采用MICRON公司的MT48LC4M3282(4 BANK×4M×32 b)為例，存儲容量為128 Mb，數(shù)據(jù)帶寬為32位，內(nèi)部由4個BANK組成，每個BANK有4 096行和256列。
MT48LC4M3282的控制信號有CLK(時鐘信號)、CKE(時鐘使能)、CS(片選信號)、WE(寫使能)、CAS(列有效)、RAS(行有效)、DQM0～DQM3(輸入輸出使能)。控制信號組成的常用控制命令如表1所示。

2 FIFO系統(tǒng)設計
FIFO系統(tǒng)由FGPA和SDRAM兩部分組成。其中，F(xiàn)GPA內(nèi)部包含F(xiàn)IFO監(jiān)控器、緩沖器、SDRAM控制器三個模塊。FIFO監(jiān)控器的作用是將FIFO的狀態(tài)轉(zhuǎn)變成狀態(tài)機的讀、寫信號。若操作為向SDRAM寫數(shù)據(jù)，則在FIFO已滿時，F(xiàn)IFO監(jiān)控器送出一個信號，以阻止寫操作繼續(xù)向FIFO中寫數(shù)據(jù)而造成溢出；若操作為向SDRAM讀數(shù)據(jù)，則在緩沖器已空時，F(xiàn)IFO監(jiān)控器送出一個信號，以阻止讀操作繼續(xù)從FIFO中讀數(shù)據(jù)而造成無效數(shù)據(jù)的讀出。FIFO的模塊結構如圖1所示。

在該設計中，攝像頭采用640×480的屏幕分辨率，圖像深度為8，每秒為25幀，圖像數(shù)據(jù)量的大小為圖像中像素總數(shù)與圖像深度的乘積，由此可以得出每幀圖像的大小為2．457 Mb，每秒鐘視頻產(chǎn)生數(shù)據(jù)的大小為61．44 Mb。因為系統(tǒng)向SDRAM控制器寫入和讀出數(shù)據(jù)的速度比較低，約為62 MHz，FPGA的外接晶振CLK為27 MHz，FPGA和SDRAM的工作時鐘由鎖相環(huán)4倍頻后生成，即為108 MHz，所以SDRAM控制器向SDRAM寫入和讀出數(shù)據(jù)的速率為108 MHz，因此二者屬于不同的時鐘域，需要用緩沖器作為輸入和輸出的緩存。
SDRAM控制器的模塊結構如圖2所示，其中SDRAM控制器內(nèi)部包括：初始化模塊、模式寄存器、控制模塊和狀態(tài)機。SDRAM的接口設計是極其關鍵的，可根據(jù)SDRAM內(nèi)部操作狀態(tài)之間的聯(lián)系，通過狀態(tài)機來實現(xiàn)接口設計。初始化模塊負責SDRAM的初始化，在上電和時鐘穩(wěn)定后等待100 ms，至少執(zhí)行一條空操作，然后對所有頁執(zhí)行預充電操作，使所有頁處于空閑狀態(tài)，接著向各頁發(fā)出兩條刷新操作指令，最后發(fā)出一個模式寄存器裝載命令，使SDRAM有確定的狀態(tài)進行讀寫操作。模式寄存器可根據(jù)要求對SDRAM的突發(fā)長度、突發(fā)類型、CAS延時的時鐘數(shù)、運行模式和寫突發(fā)模式進行設置，確定SDRAM在讀寫操作時的工作狀態(tài)。模式寄存器M0～M2用于規(guī)定突發(fā)長度，可以為1，2，4，8。M3用于規(guī)定突發(fā)類型，當M3=0時，突發(fā)類型是連續(xù)的；當M3=1時，突發(fā)類型是交錯的。M4～M6用于規(guī)定CAS延遲的時鐘周期數(shù)，可以分為1，2，3。M7，M8用于規(guī)定運行模式。M9用于規(guī)定寫突發(fā)模式，當M9=0時，按實際編程的突發(fā)長度存取；當M9=1時，按單個存取單元寫入，但可按實際編程的突發(fā)長度讀出。