基于Cyclone Ⅲ的CCK調(diào)制、解調(diào)全新電路研究與實(shí)現(xiàn)

CCK調(diào)制的具體實(shí)現(xiàn)如上文所述，其仿真結(jié)果如圖3所示。

2．3 CCK的解調(diào)
2．3．1 最大似然解碼
在對CCK的進(jìn)行解調(diào)時(shí)，一般可采用最大似然解碼器對碼字進(jìn)行解碼，這里的最大似然(ML)解碼器是利用CCK碼字的良好的互相關(guān)特性，將接收到的受到噪聲干擾的碼字與64個(gè)可能的碼字進(jìn)行相關(guān)運(yùn)算，然后比較得到64個(gè)相關(guān)結(jié)果，并找出其中幅度值最大的那一個(gè)，由此對碼字作出判決。
設(shè)接收到的CCK碼字為C'={C0，C1，C2，C3，C4，C5，C6，C7}；Ci(i=0，1，…，7)表示接收到的數(shù)據(jù)，將其與所有碼字進(jìn)行相關(guān)運(yùn)算，則R=C'C*，C*是C的共軛，C是發(fā)送端的碼字，則：

式中：θi(i=1，2，3，4)表示角度；θ1～θ4遍歷{0，π／2，π，3π／2}。由式(7)可知，只有當(dāng)θ2=φ2，θ3=φ3，θ4=φ4時(shí)，相關(guān)值會獲得最大值，為8，并由此解調(diào)出d7～d0的值。
2．3．2 新的解碼方法――選擇部分解碼
通過上述內(nèi)容可以看出，如果對調(diào)制后的CCK碼字C'={C0，C1，C2，C3，C4，C5，C6，C7)中的每一位進(jìn)行相關(guān)運(yùn)算，并且在對每一位進(jìn)行運(yùn)算時(shí)，又對其中的θ1～θ4都進(jìn)行遍歷{0，π／2，π，3π／2)的話，解調(diào)過程將是一個(gè)很復(fù)雜而又繁瑣的過程，同時(shí)它所帶來的計(jì)算量也將是巨大的。所以，這里提出一種全新的CCK解調(diào)方案。
這種全新的解調(diào)方案不像傳統(tǒng)的解調(diào)方案那樣對每個(gè)CCK調(diào)制后的碼字進(jìn)行相關(guān)運(yùn)算，再根據(jù)相關(guān)值最大來判斷出相應(yīng)的CCK碼，而是只對部分的調(diào)制后的CCK碼字進(jìn)行相關(guān)運(yùn)算，并根據(jù)相關(guān)最大值解調(diào)出全部的CCK碼。
通過觀察式(7)可以看到，調(diào)制后的碼字C'={C0，C1，C2，C3，C4，C5，C6，C7}，其中的C7與e-iθ1進(jìn)行相關(guān)運(yùn)算，根據(jù)最大峰值在相關(guān)結(jié)果中的位置，可確定θ1的值，也即解調(diào)出了φ1(φ1=θ1)，然后再按照表1來確定d0，d1。碼字C中G是與一e“q。。吃’進(jìn)行相關(guān)運(yùn)算的，如果其中臼。的值已經(jīng)確定，那么可以在島為定值的情況下，根據(jù)相關(guān)解調(diào)的方法，確定島的值；同理，G是與e’。∞t。如’進(jìn)行相關(guān)運(yùn)算的，G是與一e-“q也’進(jìn)行相關(guān)運(yùn)算的，可以通過類似C6的解調(diào)方法來確定夙，亂的值，由此也即知道了仰，仲，鉚的值(島一仇，晚一卿，亂一似)，最后根據(jù)表2得到d。～d，的值。與其他的ccK解調(diào)方案相比，這種解調(diào)方案很好地簡化了計(jì)算過程，也減少了計(jì)算的工作量。圖4是解調(diào)部分的圖形表示。

CCK解調(diào)實(shí)現(xiàn)的原理圖如圖5所示。這個(gè)模塊由ccK解調(diào)模塊和并串模塊兩大部分組成。

經(jīng)過CCK解調(diào)，得到8位并行數(shù)據(jù)，再經(jīng)由并／串轉(zhuǎn)換轉(zhuǎn)換成串行數(shù)據(jù)輸出。

3 結(jié) 語
研究了補(bǔ)碼序列的定義和性質(zhì)，并對CCK調(diào)制和解調(diào)原理進(jìn)行了分析，提出了更為簡便、新穎的CCK調(diào)制解調(diào)方法，該方法降低了計(jì)算的復(fù)雜度，同時(shí)也大大減少了計(jì)算的工作量。本文還將該方法運(yùn)用VerilogHDL硬件描述語言，通過QuartusⅡ7．2進(jìn)行了功能仿真和時(shí)序仿真，同時(shí)還利用Altera公司最新的Cy-clone Ⅲ芯片EP3C25F324C8NES予以實(shí)現(xiàn)。CycloneⅢ前所未有地同時(shí)實(shí)現(xiàn)了低功耗、低成本和高性能。CycloneⅢ的系統(tǒng)最高頻率為505．05 MHz，I／O腳最高頻率為379．36 MHz，而類似型號的CycloneⅡ，Cyclone工的系統(tǒng)最高頻率分別為490．68 MHz和404．53 MHz，I／O腳最高頻率分別為91．76 MHz和204．25 MHz，CycloneⅢ的這一特性提高了系統(tǒng)的性能。同時(shí)該方案的實(shí)現(xiàn)只需用到97個(gè)邏輯單元，對CycloneⅢ總邏輯單元，其使用率為0．34％，而類似型號的CycloneⅡ，Cyclone I芯片的邏輯單元，其使用率分別為0．52％和0.48％。由此可見，這種全新方案節(jié)省了硬件資源，提高了CCK調(diào)制、解調(diào)的速率，簡化了計(jì)算過程，減少了計(jì)算量，同時(shí)Verilog HDL語言的運(yùn)用，也增加了描述的靈活性和高效性。