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Verilog HDL與C語言的區(qū)別與聯(lián)系詳解

作者: 時(shí)間:2013-08-21 來源:網(wǎng)絡(luò) 收藏

3.如何利用來加快硬件的設(shè)計(jì)和查錯(cuò)

如表1所示為常用的相對應(yīng)的關(guān)鍵字與控制結(jié)構(gòu)。

表1 相對應(yīng)的關(guān)鍵字與控制結(jié)構(gòu)表

C

sub-function

module、function、task

if-then-else

if-then-else

case

case

{,}

begin、end

for

for

while

while

break

disable

define

define

int

int

printf

monitor、display、strobe

如表2所示為C語言與Verilog相對應(yīng)的運(yùn)算符。

表2 C語言與Verilog對應(yīng)運(yùn)算符表

C

Verilog

功 能

*

*

/

/

+

+

-

-

%

%

取模

!

!

反邏輯

邏輯與

||

||

邏輯或

>

>

大于

小于

續(xù)表

C

Verilog

功 能

>=

>=

大于等于

=

=

小于等于

==

==

等于

!=

!=

不等于

位反相

按位邏輯與

|

|

按位邏輯或

^

^

按位邏輯異或

~^

~^

按位邏輯同或

>>

>>

右移

左移

?:

?:

相當(dāng)于if-else

從上面的講解我們可以總結(jié)如下。

  • C語言與Verilog硬件描述語言可以配合使用,輔助設(shè)計(jì)硬件。
  • C語言與Verilog硬件描述語言很像,但要稍加限制。
  • C語言的程序很容易轉(zhuǎn)成Verilog的程序。

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