FPGA的寬帶步進(jìn)頻率信號(hào)源設(shè)計(jì)

摘要：介紹了基于FPGA和鎖相頻率合成器芯片ADF4350的寬帶步進(jìn)頻率信號(hào)源的設(shè)計(jì)與實(shí)現(xiàn)方法。通過分析兩種不同的實(shí)現(xiàn)方法，確定了以DDS輸出的掃描頻率控制鎖相環(huán)鑒相參考頻率的方法。該方法能有效結(jié)合二者優(yōu)勢，縮短頻率的穩(wěn)定時(shí)間，降低輸出雜散。通過FPGA的控制、配置，產(chǎn)生了最佳性能的LS波段寬帶步進(jìn)頻率信號(hào)，具有功耗低、集成度高、輸出頻率雜散抑制良好等特點(diǎn)。
關(guān)鍵詞：步進(jìn)頻率源；FPGA；ADF4350；DDS

引言
頻率源是通信系統(tǒng)、雷達(dá)系統(tǒng)、儀器儀表等現(xiàn)代電子系統(tǒng)的核心部分之一，其性能的優(yōu)劣直接影響到整個(gè)系統(tǒng)的穩(wěn)定性，目前的頻率合成方法有多種，其中，應(yīng)用廣泛的有直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesis，DDS)和鎖相式頻率合成器(Phase Locked Loop，PLL)兩種，但二者又有各自的優(yōu)缺點(diǎn)。DDS具有較高的頻率精度和雜散抑制，但寬頻帶是其實(shí)現(xiàn)難點(diǎn)；而PLL具有較高的頻率輸出帶寬，但是輸出頻率不可避免的相位噪聲和雜散是其缺陷。本文論述的寬帶步進(jìn)頻率信號(hào)源設(shè)計(jì)結(jié)合了二者的優(yōu)勢，能夠產(chǎn)生低噪聲雜散并且高輸出帶寬的信號(hào)。
由于近些年來，寬帶步進(jìn)頻率信號(hào)以其獨(dú)特的優(yōu)勢在通信和臂達(dá)系統(tǒng)中得到了廣泛的應(yīng)用，因此，本文重點(diǎn)討論LS波段寬帶步進(jìn)頻率信號(hào)源設(shè)計(jì)方法，考慮到FPGA具有較高的系統(tǒng)集成和時(shí)序控制性能，設(shè)計(jì)采用Xilinx公司的spartan3系列FPGA進(jìn)行頻率源模塊的配置和控制，使頻率源輸出的頻率能夠滿足設(shè)計(jì)要求。

1 頻率合成器的工作原理
頻率合成器芯片采用ADI公司的寬帶頻率合成器芯片ADF4350。該芯片是一款內(nèi)部集成VCO、鑒相器、電荷泵、分頻器等的低噪聲雜散PLL(鎖相環(huán))芯片。VCO基波輸出頻率范圍為2 200～4 400 MHz，支持小數(shù)和整數(shù)N分頻，利用輸出端的1／2／4／8／16分頻電路可以產(chǎn)生帶寬為137．5～4 400 MHz頻段內(nèi)的任意頻率。片上VCO內(nèi)核由3個(gè)獨(dú)立的VCO組成，其輸出靈敏度為33 MHz／V，每個(gè)VCO使用16個(gè)重疊頻段，可以僅通過0．5～2．5 V壓控范圍，便可以控制整個(gè)頻帶的頻率輸出，該芯片采用5 mm×5 mm封裝，具有集成度大、可靠性強(qiáng)、功耗低等特點(diǎn)。ADF 4350的詳細(xì)信息見參考文獻(xiàn)。
ADF4350頻率合成器的參考頻率fREF由外部提供，該頻率經(jīng)芯片內(nèi)部R分頻器后提供給鑒相器，作為鑒相參考頻率FPFD。射頻輸出RFOUT的反饋頻率經(jīng)內(nèi)部N分頻器后輸出的頻率為FN，鑒相器將FN與FPFD比較后的相位差轉(zhuǎn)換為與之成比例的脈沖，提供給電荷泵。電荷泵產(chǎn)生攜帶誤差信息的推拉電流，經(jīng)芯片外部的環(huán)路濾波器積分轉(zhuǎn)換成攜帶相位差信息的調(diào)諧電壓，調(diào)諧片上VCO的壓控端，控制并輸出相應(yīng)的頻率。片上VCO的輸出頻率經(jīng)輸出分頻器(1／2／4／8／16)電路輸出，產(chǎn)生所需射頻輸出信號(hào)：
RFOUT=FPFD×[INT+(FRAC／MOD)]／RFD (1)
其中，INT為芯片內(nèi)部N分頻器的整數(shù)分頻值，F(xiàn)RAC和MOD分別為N分頻器的小數(shù)分頻系數(shù)的分子和分母值，射頻輸出端分頻系數(shù)RFD為1／2／4／8／16。因此，通過FPGA配置，有規(guī)律的調(diào)整鑒相參考頻率FPFD或者內(nèi)部N分頻器的分頻值便可以實(shí)現(xiàn)寬帶步進(jìn)頻率信號(hào)源的設(shè)計(jì)。ADF4350硬件外圍原理圖如圖1所示。

電阻R1用來選擇是否使用ADF4350的快速鎖定模式，具體阻值根據(jù)環(huán)路帶寬值通過ADIsimPLL仿真工具計(jì)算。本系統(tǒng)選用非快速鎮(zhèn)定模式，因此實(shí)際電路中R1電阻部分為開路。硬件電路的可測性設(shè)計(jì)可以方便后期的系統(tǒng)硬件調(diào)試?？紤]到高頻信號(hào)的電路傳輸特點(diǎn)，將各電源和主要引腳添加了濾波電容，頻率輸出端采用雙端口差分形式輸出，提高了頻率輸出的抗干擾特性。