利用Xilinx FPGA和存儲器接口生成器簡化存儲器接口

控制器設計和集成

創(chuàng)建存儲器控制器是一項極其復雜、精細的任務，FPGA 設計人員要解決面臨的一道道難題，就需要 FPGA 隨附的工具提供更新水平的集成支持。

為設計的完整性起見，對包括存儲器控制器狀態(tài)機在內(nèi)的所有構(gòu)建模塊加以集成，十分必要?？刂破鳡顟B(tài)機因存儲器架構(gòu)和系統(tǒng)參數(shù)的不同而異。狀態(tài)機編碼也可以很復雜，它是多個變量的函數(shù)，例如：

架構(gòu)(DDR、DDR2、QDR II、RLDRAM 等)

組 (bank) 數(shù)(存儲器器件之外或之內(nèi))

數(shù)據(jù)總線寬度

存儲器器件的寬度和深度

組和行存取算法

最后，數(shù)據(jù)與 DQS 比 (DQ/DQS) 這類參數(shù)會進一步增加設計的復雜性?？刂破鳡顟B(tài)機必須按正確順序發(fā)出命令，同時還要考慮存儲器器件的時序要求。

使用 MIG 軟件工具可生成完整的設計。該工具作為 CORE Generator 參考設計和知識產(chǎn)權(quán)套件的一部分，可從 Xilinx 免費獲取。MIG 設計流程(圖9)與傳統(tǒng) FPGA 的設計流程非常相似。MIG 工具的優(yōu)點是不必再為物理層接口或存儲器控制器從頭生成RTL 代碼。

MIG 圖形用戶界面 (GUI) 可用于設置系統(tǒng)和存儲器參數(shù)(圖10)。例如，選定 FPGA器件、封裝方式和速度級別之后，設計人員可選擇存儲器架構(gòu)，并挑選實際存儲器器件或 DIMM。同是這一個 GUI，還可用于選擇總線寬度和時鐘頻率。同時，對于某些FPGA 器件，它還提供擁有多于一個控制器的選項，以適應多個存儲器總線接口的要求。另外一些選項可提供對時鐘控制方法、CAS 延遲、突發(fā)長度和引腳分配的控制。

用不了一分鐘，MIG 工具即可生成 RTL 和 UCF 文件，前者是 HDL 代碼文件，后者是約束文件。這些文件是用一個經(jīng)過硬件驗證的參考設計庫生成的，并根據(jù)用戶輸入進行了修改。

設計人員享有完全的靈活性，可進一步修改 RTL 代碼。與提供“黑匣子”實現(xiàn)方法的其他解決方案不同，此設計中的代碼未加密，設計人員完全可以對設計進行任意修改和進一步定制。輸出文件按模塊分類，這些模塊被應用于此設計的不同構(gòu)建模塊：用戶界面、物理層、控制器狀態(tài)機等等。因此，設計人員可選擇對控制組存取算法的狀態(tài)機進行自定義。由 MIG 工具生成的 Virtex-4 和 Virtex-5 DDR2 的組存取算法彼此不同。Virtex-5 設計采用一種最近最少使用 (LRU) 算法，使多達四組中的一行總是打開，以縮減因打開/ 關閉行而造成的開銷。如果需要在一個新組中打開一行，控制器會關閉最近最少使用組中的行，并在新組中打開一行。而在 Virtex-4 控制器實現(xiàn)中，任何時候只有單個組有一個打開的行。每個應用都可能需要有自己的存取算法來最大化吞吐量，設計人員可通過改變 RTL 代碼來修改算法，以更加適合其應用的訪問模式。

修改可選代碼之后，設計人員可再次進行仿真，以驗證整體設計的功能。MIG 工具還可生成具有存儲器校驗功能的可綜合測試平臺。該測試平臺是一個設計示例，用于Xilinx 基礎設計的功能仿真和硬件驗證。測試平臺向存儲控制器發(fā)出一系列寫和讀回命令。它還可以用作模板，來生成自定義的測試平臺。

設計的最后階段是把 MIG 文件導入 ISE 項目，將它們與其余 FPGA 設計文件合并，然后進行綜合、布局和布線，必要時還運行其他時序仿真，并最終進行硬件驗證。MIG軟件工具還會生成一個批處理文件，包括相應的綜合、映射以及布局和布線選項，以幫助優(yōu)化生成最終的 bit 文件。

高性能系統(tǒng)設計

實現(xiàn)高性能存儲器接口遠遠不止實現(xiàn) FPGA 片上設計，它需要解決一系列芯片到芯片的難題，例如對信號完整性的要求和電路板設計方面的挑戰(zhàn)。

信號完整性的挑戰(zhàn)在于控制串擾、地彈、振鈴、噪聲容限、阻抗匹配和去耦合，從而確?？煽康男盘栍行Т翱凇irtex-4 和 Virtex-5 FPGA 所采用的列式架構(gòu)能使 I/O、時鐘、電源和接地引腳部署在芯片的任何位置，而不光是沿著外圍排列。此架構(gòu)緩解了與 I/O 和陣列依賴性、電源和接地分布、硬 IP 擴展有關的問題。此外，Virtex-4 和Virtex-5 FPGA 中所使用的稀疏鋸齒形封裝技術能對整個封裝中的電源和接地引腳進行均勻分配。這些封裝提供了更好的抗串擾能力，使高性能設計中的信號完整性得以改善。圖11 所示為 Virtex-5 FPGA 封裝管腳。圓點表示電源和接地引腳，叉號表示用戶可用的引腳;在這樣的布局中，I/O 信號由足夠的電源和接地引腳環(huán)繞，能確保有效屏蔽 SSO 噪音。

對于高性能存儲器系統(tǒng)來說，增加數(shù)據(jù)速率并不總能滿足需求;要達到希望的帶寬，就需要有更寬的數(shù)據(jù)總線。今天，144 或 288 位的接口已經(jīng)隨處可見。多位同時切換可導致信號完整性問題。對 SSO 的限制由器件供應商標明，它代表器件中用戶可為每組同時使用的信號引腳的數(shù)量。憑借稀疏鋸齒形封裝技術良好的 SSO 噪音屏蔽優(yōu)勢和同質(zhì)的 I/O 結(jié)構(gòu)，寬數(shù)據(jù)總線接口完全可能實現(xiàn)。