基于FPGA的數(shù)字中頻接收和恢復(fù)系統(tǒng)設(shè)計(jì)

，系統(tǒng)借助FPGA寄存器資源和并行處理數(shù)據(jù)時(shí)高速流水線優(yōu)勢(shì)，根據(jù)數(shù)學(xué)算法上的超前位計(jì)算原理，系統(tǒng)實(shí)現(xiàn)高速有效的CRC計(jì)算，很好地使資源和速度平衡。在CRC校驗(yàn)正確的情況下，進(jìn)行下一步處理。當(dāng)前幀輸出的前25 Byte為系統(tǒng)的控制字，最后的2 Byte為CRC校驗(yàn)的高8位和低8位，在此單獨(dú)分離出來，剩余的數(shù)據(jù)位為有效數(shù)據(jù)。
在進(jìn)行數(shù)據(jù)緩存時(shí)，系統(tǒng)采用乒乓操作實(shí)現(xiàn)。提取出來的有效數(shù)據(jù)通過“輸入選擇”單元將數(shù)據(jù)流交替分配到兩個(gè)數(shù)據(jù)緩沖區(qū)，在本系統(tǒng)中，數(shù)據(jù)緩沖模塊采用雙口RAM實(shí)現(xiàn)。在第一個(gè)緩沖周期，將輸入的數(shù)據(jù)暫存到“雙口RAM1”，在第2個(gè)緩沖周期，通過“輸入選擇”單元的切換，將輸入的數(shù)據(jù)暫存到“雙口RAM2”，同時(shí)“雙口RAM1”中暫存的第1個(gè)周期數(shù)據(jù)通過“輸出選擇”單元的選擇，由AD9957控制邏輯按照時(shí)序要求并行輸出；在第3個(gè)緩沖周期通過“輸入選擇”單元的再次切換，將輸入的數(shù)據(jù)暫存到“雙口RAM1”，同時(shí)“雙口RAM2”暫存的第2個(gè)周期數(shù)據(jù)通過“輸出選擇”單元的切換，由AD9957控制邏輯時(shí)序要求并行輸出，如此循環(huán)。通過“輸入選擇”單元和“輸出選擇”單元按時(shí)鐘節(jié)拍、相互配合的切換，將經(jīng)過緩沖的數(shù)據(jù)流連續(xù)地送到“數(shù)據(jù)流運(yùn)算處理模塊”進(jìn)行運(yùn)算或處理，實(shí)現(xiàn)了對(duì)數(shù)據(jù)流進(jìn)行流水線式的處理，完成數(shù)據(jù)的無縫緩沖與處理。

5 測(cè)試結(jié)果
在雷達(dá)中頻采集后，經(jīng)過預(yù)處理，得到寬帶為20 MHz的零中頻信號(hào)，并通過光線傳輸?shù)较到y(tǒng)中。FPCA通過合理的配置TLK1501和AD99 57，將接收到的數(shù)據(jù)上變頻到200 MHz。圖7為SignalTap邏輯分析儀采集到寬帶為20 MHz的零中頻信號(hào)時(shí)域波形圖，圖8為頻譜儀觀測(cè)到的AD9957在正交調(diào)制模式下的輸出結(jié)果，從輸出可以看出，信號(hào)中心頻率為200 MHz，信號(hào)的帶寬為20 MHz，從而驗(yàn)證了系統(tǒng)設(shè)計(jì)的正確性。

6 結(jié)束語
系統(tǒng)以FPGA為核心，設(shè)計(jì)了一款高速、高性能的數(shù)字中頻接收和恢復(fù)系統(tǒng)。本設(shè)計(jì)具有以下特點(diǎn)：采用光纖通信技術(shù)，實(shí)現(xiàn)了數(shù)字信號(hào)的實(shí)時(shí)接收，具有傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強(qiáng)的優(yōu)點(diǎn)；采用DDS技術(shù)，實(shí)現(xiàn)了輸出高穩(wěn)定度的數(shù)字正交調(diào)制要求。FPGA較大的靈活性為系統(tǒng)的實(shí)現(xiàn)提供了保證，硬件結(jié)構(gòu)簡(jiǎn)單，功能清晰明了。但是，TLK1501依舊沒有把光線通信的優(yōu)勢(shì)充分體現(xiàn)，EP1AGX20CF48416內(nèi)部含有光纖收發(fā)器，若用FPGA內(nèi)部的光纖收發(fā)模塊，則可進(jìn)一步提高傳輸速率，改善系統(tǒng)的性能。