基于FPGA實(shí)現(xiàn)固定倍率的圖像縮放

摘要：基于FPGA硬件實(shí)現(xiàn)固定倍率的圖像縮放，將2維卷積運(yùn)算分解成2次1維卷積運(yùn)算，對輸入原始圖像像素先進(jìn)行行方向的卷積，再進(jìn)行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設(shè)計(jì)為一個(gè)單元體的循環(huán)過程，在單元體內(nèi)部，事先計(jì)算出卷積系數(shù)。降低了FPGA設(shè)計(jì)的復(fù)雜性，提高了圖像縮放算法的運(yùn)算速度，增強(qiáng)了系統(tǒng)的實(shí)時(shí)性，已經(jīng)應(yīng)用于某款航空電子產(chǎn)品中，應(yīng)用效果良好。
關(guān)鍵詞：FPGA；圖像縮放；卷積運(yùn)算；單元體

航空電子圖像處理系統(tǒng)為操作者提供各種圖像及字符信息，隨著傳感器、顯示器的性能指標(biāo)不斷提升，圖像處理系統(tǒng)的設(shè)計(jì)面臨越來越大的挑戰(zhàn)，其中圖像縮放的功能是圖像處理系統(tǒng)的關(guān)鍵技術(shù)要求。圖像縮放功能有兩種實(shí)現(xiàn)方案：1)軟件實(shí)現(xiàn)，其優(yōu)點(diǎn)是算法選擇靈活多樣，生成的畫面質(zhì)量較高，缺點(diǎn)是運(yùn)算時(shí)間長。2)硬件實(shí)現(xiàn)，其優(yōu)點(diǎn)是分辨率高，實(shí)時(shí)性強(qiáng)，缺點(diǎn)是不易實(shí)現(xiàn)功能強(qiáng)大的優(yōu)秀算法。
近年來，F(xiàn)PGA技術(shù)發(fā)展迅速，片內(nèi)集成了PLL、硬件乘法器、存儲(chǔ)器，具有了實(shí)現(xiàn)優(yōu)秀算法的充足資源。許多航空電子嵌入式圖像處理系統(tǒng)是由固定的視頻源和顯示設(shè)備組成，系統(tǒng)中圖像縮放的倍率是固定的。文中針對此展開重點(diǎn)研究，基于FPGA硬件，實(shí)現(xiàn)固定倍率的圖像縮放。

1 圖像縮放的算法
數(shù)字圖像的縮放是一個(gè)處理2維離散信號(hào)的過程。輸出圖像中任一個(gè)像素F(x，y)，均可以在輸入圖像f(x，y)的像素矩陣中找到其對應(yīng)的位置，如圖1所示。