基于FPGA實現(xiàn)固定倍率的圖像縮放 作者： 時間：2012-07-02 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 2．2．1 基于FPGA實現(xiàn)行方向的卷積 圖像在行方向的放大比例為3：4，即單元體為3個輸入像素和4個輸出像素，如圖3所示。本文引用地址：http://m.butianyuan.cn/article/190182.htm 輸入圖像的AB空間中均勻分布X1、X2、X3，3個像素，放大后輸出圖像的這個空間將輸出y0、y1、y2、y3，4個像素。這個單元體的時序關(guān)系是：當(dāng)輸入X1像素時，輸出Y0像素；當(dāng)輸入X2像素時，輸出Y1像素；當(dāng)輸入X3像素時，輸出Y2和Y3像素。行方向的卷積公式為： 基于FPGA實現(xiàn)的源程序如下： 上一頁 1 2 3 4 下一頁
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