集成UART核心的FPGA異步串行實現(xiàn)
串行外設都會用到RS232-C異步串行接口,傳統(tǒng)上采用專用的集成電路即UART實現(xiàn),如TI、EXAR、EPIC的550、452等系列,但是我們一般不需要使用完整的UART的功能,而且對于多串口的設備或需要加密通訊的場合使用UART也不是最合適的。如果設計上用到了FPGA/CPLD器件,那么就可以將所需要的UART功能集成到FPGA內(nèi)部,本人最近在用XILINX的XCS30做一個設計的時候,就使用VHDL將UADT的核心功能集成了,從而使整個設計更加緊湊,更小巧、穩(wěn)定、可靠,下面就談談設計方法。
本文引用地址:http://m.butianyuan.cn/article/190284.htm分析UART的結構,可以看出UART主要由數(shù)據(jù)總線接口、控制邏輯和狀態(tài)接口、波特率發(fā)生器、發(fā)送和接受等部分組成,各部分間關系如圖一。
了解了UART的各部分組成結構后,下面對各部分的功能進行詳細的分析。我們假定所要設計的UART為:數(shù)據(jù)位為7位、8位可選,波特率可選,效驗方式為奇、偶、無等效驗方式,下面的分析都是在這個假定的基礎上進行。
一、波特率發(fā)生部分
從圖一可以看出,UART的接收和發(fā)送是按照相同的波特率進行收發(fā)的(當然也可以實現(xiàn)成對的不同波特率進行收發(fā)),波特率是可以通過CPU的總線接口設置的。UART收發(fā)的每一個數(shù)據(jù)寬度都是波特率發(fā)生器輸出的時鐘周期的16倍,即假定當前按照9600bps進行收發(fā),那么波特率發(fā)生器輸出的時鐘頻率應為9600*16Hz,當然這也是可以改變的,我們只是按照UART的方法進行設計。
我們假定提供的時鐘為1.8432MHz,那么可以很簡單地用CPU寫入不同的數(shù)值到波特率保持寄存器,然后用計數(shù)器的方式生成所需要的各種波特率,這個值的計算原則就是1843200/(16*所期望的波特率),如果希望輸出9600Hz的波特率,那么這個值就是1843200/(16*9600)=12(0CH)。
二、 發(fā)送部分
這里應重點分析幾個問題:首先是何時CPU可以往發(fā)送保持寄存器(THR)寫人數(shù)據(jù)?也就是說CPU要寫數(shù)據(jù)到THR時必須判一個狀態(tài),當前是否可寫?很明顯如果不判這個條件,發(fā)送的數(shù)據(jù)會出錯,除非CPU寫入THR的頻率低于當前傳輸?shù)牟ㄌ芈?,而這種情況是極少出現(xiàn)的。其次是CPU寫入數(shù)據(jù)到THR后,何時THR的數(shù)據(jù)傳送到發(fā)送移位寄存器(TSR)并何時移位?即如何處理THR和TSR的關系?再次是數(shù)據(jù)位有7、8位兩種,校驗位有三種形式,這樣發(fā)送一個字節(jié)可能有9、10、11位三種串行長度,所以我們必須按照所設置的傳輸情況進行處理。數(shù)據(jù)位、效驗方式可以通過CPU寫一個端口來設置,發(fā)送和接受都根據(jù)這個設置進行,由于這部分很簡單,所以我就不給出程序了。
根據(jù)上面的分析,引進了幾個信號:
bigin1、begin2:引入兩個附加移位,目的是為送出起始位、停止位而加入串行長度。
txdone7、txdone8:分別表示7、8位的結束標志。Txdone《=txdone8 when“8bit”else txdone7;
Paritycycle7、paritycycle8:分別表示7、8位下的校驗位。Parity《=parity8 when“8 bit”else parity7;
Writerdy:為0時表示CPU不能將數(shù)據(jù)寫入THR,為1時可以寫入。
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