利用C語(yǔ)言對(duì)FPGA計(jì)算解決方案進(jìn)行編程方法介紹

最后，你還必須分析各個(gè)算法，將其按步分解成由數(shù)學(xué)運(yùn)算(加、減、乘、除、積分)、延遲、保存到內(nèi)存和查表等操作。無(wú)論多復(fù)雜的算法都可以分解成這些最基本的操作，而且這些操作在相互無(wú)關(guān)聯(lián)的情況下可以并行處理。我們的示例應(yīng)用可以這樣被加速：9個(gè)處理周期被充分地進(jìn)行管道處理，在初始延遲后的每個(gè)時(shí)鐘都輸出一個(gè)結(jié)果，然后這些周期被嵌入到X、Y和Θ的三維循環(huán)中，因此總的周期數(shù)為9+(9*X*Y*Θ)，即在每個(gè)處理塊中只包括9個(gè)這樣的周期：延遲+(9個(gè)周期*64個(gè)像素*64個(gè)像素*64位深度)。

盡管FPGA中可以實(shí)現(xiàn)浮點(diǎn)運(yùn)算單元，但它們能迅速消耗FPGA的資源，所以如果可以，最好謹(jǐn)慎使用。主要依靠浮點(diǎn)運(yùn)算的算法最好轉(zhuǎn)換成定點(diǎn)運(yùn)算，這樣你既可利用用“模塊浮點(diǎn)”方法，又可通過(guò)定點(diǎn)的方法設(shè)計(jì)整個(gè)系統(tǒng)。然后，通過(guò)對(duì)比實(shí)際輸出與原始的全浮點(diǎn)運(yùn)算的軟件實(shí)現(xiàn)來(lái)確定轉(zhuǎn)換精度。在霍爾算法的例子中，14b+7b的定點(diǎn)分辨率與全浮點(diǎn)的結(jié)果完全相同。

2 確定資源

在接下來(lái)的設(shè)計(jì)中，需要對(duì)每個(gè)處理部分的時(shí)鐘周期計(jì)數(shù)。通常，每個(gè)時(shí)鐘周期可以完成二到三個(gè)運(yùn)算，然后確定所需的FPGA資源以適應(yīng)代碼。可以在多個(gè)FPGA中分段運(yùn)行代碼來(lái)獲得更高的計(jì)算能力。這些解決方案的拓展非常容易，只要使用所需的多個(gè)FPGA(最多5個(gè))，系統(tǒng)將自動(dòng)檢測(cè)它們。在該例子中，設(shè)計(jì)是基于處理塊的。這些塊按順序被發(fā)送給每個(gè)FPGA，或者從每個(gè)FPGA收集起來(lái)(其邏輯是代碼的一部分)。一個(gè)FPGA的加速比例可以達(dá)到37:1，而10個(gè)FPGA(每?jī)蓚€(gè)電路板上有5個(gè))可以達(dá)到370:1。對(duì)設(shè)計(jì)進(jìn)行編碼相對(duì)簡(jiǎn)單，因?yàn)樵O(shè)計(jì)主要由C語(yǔ)言完成，除了一些需要特殊Handel-C指令的新功能。這些新指令包括：增強(qiáng)位操作、并行處理、宏操作和公式、任意寬度的變量、FPGA存儲(chǔ)器接口、RAM和ROM類(lèi)型、信號(hào)(代表硬件中的信號(hào)線(xiàn))以及通道(在代碼并行分支或時(shí)鐘域之間通信)。工具條中的“代碼轉(zhuǎn)換”可以完成C和Handel-C的樣本轉(zhuǎn)換。