基于FPGA+DSP導(dǎo)引頭信號處理中FPGA設(shè)計(jì)的關(guān)鍵技術(shù)

3．2．1 三態(tài)門的設(shè)計(jì)

在本設(shè)計(jì)中，DSP和FPGA的互連采用了總線連接的方式，數(shù)據(jù)交互是通過一個32位的雙向數(shù)據(jù)總線來完成的，而要實(shí)現(xiàn)雙向總線，就需要使用FPGA構(gòu)造三態(tài)總線了，使用三態(tài)緩沖器實(shí)現(xiàn)高、低電平和高阻三個狀態(tài)。

圖5雙向數(shù)據(jù)總線的三態(tài)門設(shè)計(jì)

本設(shè)計(jì)當(dāng)中，FPGA給DSP發(fā)中斷信號，DSP在中斷信號到來時，根據(jù)系統(tǒng)要求，將不同的控制字寫入數(shù)據(jù)總線，然后通過數(shù)據(jù)總線從FPGA中不同的FIFO中讀取數(shù)據(jù)，這一切都通過DSP在地址線上給出不同的地址來完成。為了合理分配總線的使用，設(shè)計(jì)當(dāng)中使用這樣的策略：利用片選信號aace3，地址aaea[9：0]作為三態(tài)緩沖器的控制信號，由于DSP對FPGA的讀寫地址都不同，當(dāng)片選信號aace3有效時，F(xiàn)PGA根據(jù)地址來確定湊寫方式以及讀寫那些信息，否則置為高阻態(tài)，這樣就避免了可能產(chǎn)生的的總線阻塞現(xiàn)象，使DSP和FPGA之間的數(shù)據(jù)交互能夠順利進(jìn)行，示意圖如圖5所示。

3．2．2 加有效的時序約束

由于接口FIFO比較多，為了合理分配FPGA內(nèi)部接口處的資源，滿足系統(tǒng)的時序要求，需要加必要的時序約束。因?yàn)楸驹O(shè)計(jì)采用Xilinx公司芯片，所以需要加偏移約束2。

偏置約束可以優(yōu)化以下時延路徑：從輸入管腳到同步元件偏置輸入；從同步元件到輸出管腳偏置輸出。為了確保芯片數(shù)據(jù)采樣可靠和下級芯片之間正確交換數(shù)據(jù)，需要約束外部時鐘和數(shù)據(jù)輸入輸出引腳問的時序關(guān)系。偏置約束的內(nèi)容告訴綜合器，布線器輸入數(shù)據(jù)到達(dá)的時刻或者輸出數(shù)據(jù)穩(wěn)定的時刻，從而保證與下一級電路的時序關(guān)系。更多關(guān)于約束的內(nèi)容請參閱文獻(xiàn)。

4 結(jié)束語

FPGA+DSP是同前導(dǎo)引頭信號處理器中運(yùn)用的最廣泛的系統(tǒng)組成形式，對速度以及靈活性的要求都能夠很好的滿足，文中所涉及到的跨時鐘域設(shè)計(jì)以及數(shù)據(jù)接口方面的問題是這樣的系統(tǒng)中FPGA設(shè)計(jì)存在的關(guān)鍵技術(shù)，文中提出了詳實(shí)的解決方法，而且工程應(yīng)用已經(jīng)證明了其有效性。

本文作者創(chuàng)新點(diǎn)：依據(jù)工程實(shí)踐經(jīng)驗(yàn)，總結(jié)了在FPGA+DSP結(jié)構(gòu)的雷達(dá)導(dǎo)引頭信號處理中FPGA的關(guān)鍵問題，并提出了詳細(xì)的解決方案，并得到了工程驗(yàn)證。