基于FPGA的幅值可調(diào)信號(hào)發(fā)生器設(shè)計(jì)
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圖中相位累加器是核心，它主要由1個(gè)N位二進(jìn)制累加器和1個(gè)由固定時(shí)鐘控制的N位相位寄存器構(gòu)成。相位寄存器的輸出與累加器的一個(gè)輸入端相連，MCU送來(lái)的頻率控制字K加到累加器的另一個(gè)輸入端。在每個(gè)時(shí)鐘脈沖到達(dá)時(shí)，相位寄存器將其上一個(gè)時(shí)鐘周期內(nèi)的值送入累加器并與頻率控制字K相加，其結(jié)果作為當(dāng)前時(shí)鐘周期的輸出序列，此輸出序列作為波形查找表的地址。波形查找表實(shí)質(zhì)上是一個(gè)相位／幅度轉(zhuǎn)換ROM電路，ROM內(nèi)部存儲(chǔ)了一個(gè)完整周期波形的相位／幅度值。相位寄存器每尋址一次波形查找表，就輸出一個(gè)與相位對(duì)應(yīng)的信號(hào)幅度值。頻率控制字K決定了相應(yīng)的相位增量，相位累加器則不斷的對(duì)該相位增量進(jìn)行線性累加，當(dāng)累加器產(chǎn)生一次溢出時(shí)，就生成一個(gè)周期的DDS合成信號(hào)。
理想情況下，相位寄存器的N位全部用來(lái)尋址，這時(shí)DDS的合成頻率為：
而DDS的最大輸出頻率由乃奎斯特采樣定理決定，即fmax=fc／2。實(shí)際中DDS的最高輸出頻率由允許輸出的雜散水平?jīng)Q定，一般取值為fo≤40％fc。因此，要改變DDS的輸出頻率，只要改變頻率控制字K即可。
這里采用Altra公司的FPGA器件EP1C3T144C8，適合中規(guī)模應(yīng)用，該模塊設(shè)計(jì)由VHDL實(shí)現(xiàn)，后級(jí)采用10位D／A輸出。為便于頻率調(diào)節(jié)，根據(jù)式(1)和式(2)，我們將輸出頻率分為兩檔(1Hz～1 MHz和1～10 MHz)，并由FPGA根據(jù)鍵入的頻率控制字自動(dòng)選擇。而兩檔輸出的基準(zhǔn)時(shí)鐘fc由50 MHz晶振通過(guò)FPGA內(nèi)部鎖相環(huán)3分頻得到(fc≈16．666 67 MHz)，或者再經(jīng)10倍頻得到(fc≈166．666 7 MHz)。若相位累加器字長(zhǎng)N為24位，頻率控制字K為20位二進(jìn)制數(shù)，則兩檔輸出的最高頻率分別為：
可見(jiàn)，即使在輸出最高頻率時(shí)，也能保證每周期波形有16個(gè)點(diǎn)，從而有效保證了輸出信號(hào)波形的逼真度。
將波形數(shù)據(jù)存儲(chǔ)在波形ROM中的方案有2種：一種是在一個(gè)完整周期內(nèi)進(jìn)行采樣，然后將采樣值依次存于ROM單元中，這個(gè)方案的優(yōu)點(diǎn)是思路清晰，實(shí)現(xiàn)簡(jiǎn)單；另一種方案是根據(jù)周期信號(hào)波形的對(duì)稱性，只對(duì)其在1／2或1／4周期上采樣并存儲(chǔ)，因此可以節(jié)省存儲(chǔ)空間，但實(shí)現(xiàn)上要復(fù)雜些。為簡(jiǎn)化設(shè)計(jì)，本文采用了第一種方案。
2．2 幅度控制模塊
輸出信號(hào)的幅度控制是通過(guò)2片DAC芯片實(shí)現(xiàn)的，其電路圖如圖3所示。其中，第1片DAC用來(lái)將FPGA輸出的波形的數(shù)字信號(hào)轉(zhuǎn)換為模擬階梯信號(hào)，幅值的調(diào)節(jié)是通過(guò)第2片DAC的輸出改變第1片DAC的參考電壓來(lái)實(shí)現(xiàn)。本文引用地址：http://m.butianyuan.cn/article/191006.htm
評(píng)論