基于FPGA的出租車計費系統(tǒng)設計
3.5 整體電路
將各個模塊按照輸入輸出關系連接,頂層電路原理圖如圖2所示。g[6…0]為七段顯示碼輸出,通過動態(tài)掃描依次控制8個數(shù)碼管的顯示,dp為小數(shù)點位。本文引用地址:http://m.butianyuan.cn/article/191094.htm
4 系統(tǒng)仿真驗證
用MAX+plusⅡ軟件對各個子模塊及頂層原理圖進行了時序仿真,仿真波形如圖3所示。
控制計價模塊仿真圖如圖3所示。由圖3(a)可得,當reset=1,start=1,且pause=0時,表示出租車處于行駛狀態(tài),此時路程開始遞增,當不超過3 km時,車費為5A即90,起步價9.0元。由圖3(b)可得,當超過3 km后,車費每行駛1 km加20(即2元)。由圖3(c)可得,當reset= 1,start=1,且pause=1時,出租車處于等待狀態(tài),此時路程不再遞增,而時間遞增,當時間達到3分鐘時,車費加5(即0.5元)。
頂層電路的仿真圖如圖4所示。從圖中可以看出,隨著輸入的變化,從g[6…0]輸出了共陰的數(shù)碼管顯示編碼,dp也在對應的數(shù)碼管處,輸出高電平點亮小數(shù)點。
綜上分析,本設計的軟件仿真結果正確,與設計要求相符。
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