基于多相濾波的數(shù)字接收機(jī)的FPGA實(shí)現(xiàn)

摘要：給出了一種基于多相濾波的數(shù)字信道化接收機(jī)的實(shí)現(xiàn)方法，系統(tǒng)的處理帶寬為875 MHz，解決了高速ADC與FPGA處理速度之間的矛盾。為了克服信道化接收機(jī)的接收盲區(qū)，采用信道重疊的方法，連續(xù)覆蓋瞬時(shí)帶寬。在信道化處理后接測頻模塊，可以消除虛假信號的輸出和提高測頻精度。整個(gè)接收機(jī)在單片FPGA中實(shí)現(xiàn)，能夠檢測同時(shí)到達(dá)的兩個(gè)信號，并實(shí)時(shí)輸出脈沖描述字(PDW)，經(jīng)FPGA時(shí)序仿真結(jié)果驗(yàn)證了算法模型的正確性和有效性。
關(guān)鍵詞：數(shù)字信道化接收機(jī)；多相濾波；參數(shù)估計(jì)；FPGA

0 引言
信道化接收機(jī)是在并行多通道接收機(jī)基礎(chǔ)上提出的全概率頻分信道化接收機(jī)，它克服了多部接收機(jī)并行工作、多通道下變頻等方案具有的設(shè)備復(fù)雜，各通道性能不一致和可靠性差的缺點(diǎn)。數(shù)字信道化接收機(jī)具備大的瞬時(shí)帶寬、較高的靈敏度、大的動(dòng)態(tài)范圍，能夠檢測和處理同時(shí)到達(dá)的信號、準(zhǔn)確的參數(shù)測量能力和一定的信號識別能力。直接信道化接收機(jī)的運(yùn)算量大且輸出速率與采樣速率相同，實(shí)現(xiàn)困難，后續(xù)處理的壓力很大，高速ADC與慢速信號處理器(FPGA，DSP)是一個(gè)“瓶頸”；基于多相濾波的信道化接收機(jī)抽取在濾波之前，運(yùn)算量小，且輸出速率低，便于FPGA實(shí)現(xiàn)，這使得在一片F(xiàn)PGA中實(shí)現(xiàn)數(shù)字信道化成為可能。本文利用信道頻率重疊的方法連續(xù)覆蓋整個(gè)瞬時(shí)帶寬，然后利用Rife算法測頻，根據(jù)信道重疊的特點(diǎn)，消除虛假信號。系統(tǒng)帶寬為875 MHz(62．5～937．5 MHz)，可以處理兩個(gè)同時(shí)到達(dá)的信號，并實(shí)時(shí)給出PDW。

1 寬帶數(shù)字接收機(jī)的結(jié)構(gòu)
1．1 數(shù)字信道化原理
信道劃分的基本思想是把信號按頻率均勻地分成D個(gè)子頻段(即信道)，每個(gè)信道的中心頻率為ωk，然后分別移到零中頻，再通過低通濾波器濾出。由于子信道的帶寬遠(yuǎn)小于系統(tǒng)瞬時(shí)帶寬，因此可以采用抽取的方法來降低信號的輸出速率，降低后續(xù)處理的壓力。圖1中，hLP(n)為低通濾波器；M↓表示對經(jīng)過低通濾波器的信號M倍抽取。對于實(shí)信號而言，在偵察接收機(jī)中，各信道輸出經(jīng)過M=D倍抽取后，會(huì)產(chǎn)生頻譜混疊，如圖2所示。各個(gè)信道的中心頻率為 ，覆蓋整個(gè)頻域范圍。但是這種接收機(jī)存在信道的虛假輸出。由圖2中可以看出，當(dāng)輸入信號位于某一信道時(shí)，靠近這一信道的相鄰信道會(huì)產(chǎn)生虛假輸出。圖2中實(shí)線表示實(shí)信道，虛線表示鏡像信道。在信道化接收機(jī)的輸出端接瞬時(shí)測頻模塊，可以消除虛假信號，同時(shí)還能提高頻率精度。推導(dǎo)計(jì)算出混疊部分頻率的點(diǎn)數(shù)，在固定的某一信道，將重疊部分的點(diǎn)只取一次，刪除多余的點(diǎn)數(shù)，即消除虛假信號，得到如圖3所示的等效濾波器組。

1．2 實(shí)信號無盲區(qū)信道化接收機(jī)數(shù)學(xué)模型
由圖1可得第k路信號的輸出為：