基于FPGA和TMS320DM642的CCD圖像采集和處理系統(tǒng)硬

當(dāng)CCD產(chǎn)生的視頻信號為模擬信號對，對其直接傳輸、存儲和處理比較困難，須要將模擬視頻信號轉(zhuǎn)換為數(shù)字視頻信號，以便對其進(jìn)行處理，并進(jìn)行高效可靠的傳輸和存儲。當(dāng)前，數(shù)字圖像采集和處理系統(tǒng)不僅要面臨高速寬帶、高精度的挑戰(zhàn)，而且對采樣時機(jī)、采樣點(diǎn)數(shù)、采樣速率的可控性也提出了較高的要求，本文提出了一種實時圖像采集和處理系統(tǒng)的設(shè)計方法，該系統(tǒng)以TMS320DM642[1-2]為核心，結(jié)合視頻解碼芯片SAA7115H和OSD FPGA構(gòu)成實時圖像采集和處理系統(tǒng)電路。

1 系統(tǒng)總體設(shè)計

1.1 系統(tǒng)結(jié)構(gòu)

本系統(tǒng)以TMS320DM642為核心，采用模塊化設(shè)計思想，整個系統(tǒng)主要由視頻解碼芯片(A/D轉(zhuǎn)換芯片)、可編程邏輯門陣列(OSD FPGA)、TMS320DM642及外圍電路組成。外圍電路主要包括CCD攝像機(jī)、SDRAM圖像存儲器、FLASH程序存儲器及TMS320DM642外圍電路(復(fù)位、電源連接等)。圖1為該系統(tǒng)的結(jié)構(gòu)框圖。


1.2 系統(tǒng)工作原理

由CCD攝像頭攝入的PAL制圖像傳送到SAA7115解碼器，SAA7115解碼器將信號轉(zhuǎn)變成并行的BT.656圖像碼流送至TMS320DM642視頻口VP0，TMS320DM642將其再解碼，得到Y(jié)UV(4:2:2)格式的圖像，并通過EDMA傳輸?shù)絼討B(tài)存貯器（SDRAM）中存儲，圖像大小為每場720×288（寬×高），每幀720×576（寬×高）。CPU通過訪問SDRAM中的圖像數(shù)據(jù)，依照相應(yīng)的程序進(jìn)行相應(yīng)的圖像處理。

在實時圖像處理系統(tǒng)中，為了不影響數(shù)據(jù)處理速度，需要在恒速的CCD圖像采集與變速的TMS320DM642圖像處理之間加入緩沖電路，緩沖采用TMS320DM642視頻口的片內(nèi)FIFO和片外SDRAM的乒乓緩存結(jié)構(gòu)。“乒乓操作”是一個經(jīng)常應(yīng)用于數(shù)據(jù)流控制的處理方法，如圖2所示，其處理流程為：輸入數(shù)據(jù)流通過指針等時地將數(shù)據(jù)流分配到數(shù)據(jù)緩沖區(qū)1、2和3中，在第1幀的時間，將輸入的數(shù)據(jù)流緩存到1；第2幀將輸入的數(shù)據(jù)流緩存到2，與此同時，將1的數(shù)據(jù)作運(yùn)算處理。在下個緩沖周期，再次切換，將輸入的數(shù)據(jù)流緩存到3，與此同時，將2的數(shù)據(jù)運(yùn)算處理。如此循環(huán)，A、B、C、D、E為其5種狀態(tài)。

乒乓操作的最大特點(diǎn)是按節(jié)拍、相互配合地切換，將經(jīng)過緩沖的數(shù)據(jù)流不停頓地進(jìn)行運(yùn)算及處理。把乒乓操作模塊當(dāng)作一個整體，此模塊兩端的輸入數(shù)據(jù)流與輸出數(shù)據(jù)流均是連續(xù)不斷的，沒有任何停頓，因此非常適合進(jìn)行流水線式處理，完成數(shù)據(jù)的無縫緩沖與處理。

2 功能模塊設(shè)計

2.1 視頻采集模塊

本系統(tǒng)采用Philips公司的SAA7115視頻解碼芯片將CCD模擬視頻進(jìn)行數(shù)字化，然后傳給TMS320DM642的視頻端口進(jìn)行處理，同時分離水平同步(XRH)和垂直同步(XRV)等信號。

視頻解碼芯片采用SAA7115，省去時鐘同步電路的設(shè)計，簡化接口電路，提高系統(tǒng)的可靠性。由攝像機(jī)采集到的模擬信號經(jīng)過視頻端子進(jìn)入到解碼器SAA7115的模擬端Al11，經(jīng)模擬處理和A/D轉(zhuǎn)換后產(chǎn)生數(shù)字色度信號和亮度信號，分別對其進(jìn)行處理。亮度信號處理的結(jié)果一路送到信號處理器，進(jìn)行綜合處理，產(chǎn)生Y和UV信號，經(jīng)格式化后采用4:2:2 YUV格式從IPD[7-0]輸出直接連接到TMS320DM642視頻口的VP0[9-2]管腳；另一路經(jīng)過同步分離器，由數(shù)字PLL產(chǎn)生相應(yīng)的同步信號與TMS320DM642的VP0CTL0和VP0CTL1相連，同時PLL驅(qū)動時鐘發(fā)生器，產(chǎn)生27 MHz的時鐘同步信號LLC，輸出到TMS320DM642的VP0CLK0管腳。解碼器SAA7115與TMS320DM642的視頻接口的原理如圖3所示。