基于FPGA的自適應鎖相環(huán)設計

摘要：利用鎖相環(huán)進行載波跟蹤是獲取本地載波的一種重要方法，針對鎖相環(huán)的噪聲性能和跟蹤速度不能同時達到最優(yōu)的限制，在鎖相環(huán)PLL中引入自適應模塊，根據(jù)環(huán)路所處的環(huán)境自適應對PLL環(huán)路參數(shù)做出調整。設計中利用仿真軟件MATLAB對自適應鎖相環(huán)進行仿真，并在FPGA硬件板上利用 VHDL編程實現(xiàn)。在栽波信號為10 MHz、采樣率為80 MHz的條件下，設計的自適應鎖相環(huán)在噪聲水平較小時跟蹤速度提高了0．5μs左右，在噪聲水平較高時相位抖動降低了0．01 rad左右。
關鍵詞：相干解調；PLL；FPGA；EP3C10F256C8

對于相位調制信號，相干解調為平均誤碼率最小的信號接收方式。相干解調需要在本地產(chǎn)生與接收載波信號同頻同相的載波副本，鎖相環(huán)是相干解調系統(tǒng)中獲取本地載波副本時常用的方法。對于鎖相環(huán)，噪聲水平和跟蹤速度是兩個非常重要的性能參數(shù)，二者均取決于環(huán)路帶寬但是不能同時達到最優(yōu)。傳統(tǒng)鎖相環(huán)往往根據(jù)估算預先確定一個帶寬值，因而當噪聲環(huán)境發(fā)生變化時，該值可能不是最優(yōu)值，甚至不適
合當前環(huán)境。在傳統(tǒng)鎖相環(huán)的基礎上引入了自適應調整模塊，根據(jù)當前環(huán)境自適應調整帶寬值，確保無論鎖相環(huán)處于固定或變化的噪聲環(huán)境中均能工作在比較合適的帶寬下，獲取較好的跟蹤效果。

1 同相正交環(huán)結構
平方環(huán)和同相正交環(huán)都是解調系統(tǒng)中常用的跟蹤環(huán)路，平方環(huán)的工作頻率較高，對器件的性能要求較高，且平方環(huán)可能存在“理想平方器”的問題。如果同相正交環(huán)中的環(huán)路濾波器與平方環(huán)中的環(huán)路濾波器相同，則二者是等效的，同相正交環(huán)的環(huán)路中信號頻率較低，對器件的性能要求較低，因此設計中選用同相正交環(huán)。同相正交環(huán)主要由誤差提取模塊、數(shù)控振蕩器(NCO)和環(huán)路濾波器組成，如圖l所示。圖中虛線框為誤差提取模塊，用來鑒別本地振蕩信號與接收信號的載波分量之間的相位差。環(huán)路根據(jù)提取出的相位差信號，不斷調整本地NCO，最終使本地NCO和輸入信號的載波分量同頻同相，并在此基礎上對接收信號進行有效地相干解調。



2 NCO實現(xiàn)及性能分析
NCO常用在直接數(shù)字合成器(DDS)中作為其數(shù)字實現(xiàn)部分。由此方法設計的DDS具有轉換時間短、分辨率高、低相噪和輸出相位連續(xù)等特點。在鎖相環(huán)中，NCO用于產(chǎn)生本地振蕩信號，由NCO同時產(chǎn)生本地的正弦及余弦信號。該模塊由頻率控制加法器、頻率控制累加寄存器和波形存儲器組成。輸入的頻率控制字在時鐘信號的驅動下進行累加，利用累加結果作為地址在波形存儲器中讀取預先存儲的正弦波數(shù)據(jù)。模擬鎖相環(huán)中，由模擬壓控振蕩器產(chǎn)生的本地正弦信號和余弦信號往往不能嚴格正交，利用數(shù)字方法實現(xiàn)的NCO時可以較好地解決這一問題，只需正確設置正弦信號和余弦信號對應的初始地址即可。頻率控制字f_con與輸出f_out的關系為，其中fs表示采樣頻率，系統(tǒng)中為80MHz，2N為波形存儲器的容量，N對應著該存儲器的輸入地址線的位數(shù)。
對于NCO，其性能主要體現(xiàn)在最小相位誤差和最小頻率分辨率上。波形存儲器中通常存儲一個周期的正弦波，因而最小相位誤差為：。通過該式可以看出，N值取得越大，最小相位誤差越小。然而N越大，對應的存儲器容量越大，必然占用更多的邏輯資源，因而不能無限制地增加N值。設計中N取12，對應最小相位誤差為0．0015 rad。NCO的最小頻率分辨率為，其大小取決于頻率控制字的位數(shù)，為了有效增加頻率分辨率，取NCO的頻率控制字位數(shù)M稍大于N，設計中取M為16。