基于FPGA的DDS設計及實現

0 引言
隨著現代電子技術的不斷發(fā)展，在通信系統(tǒng)中往往需要在一定頻率范圍內提供一系列穩(wěn)定和準確的頻率信號，一般的振蕩器己不能滿足要求，這就需要頻率合成技術。直接數字頻率合成(Direct Digital Frequency Synthesis，DDS)是把一系列數據量形式的信號通過D／A轉換器轉換成模擬量形式的信號合成技術。DDS具有相對帶寬寬、頻率轉換時間短、頻率分辨率高、輸出相位連續(xù)、可產生寬帶正交信號及其他多種調制信號等優(yōu)點，已成為現代頻率合成技術中的姣姣者。目前在高頻領域中，專用DDS芯片在控制方式、頻率控制等方面與系統(tǒng)的要求差距很大，利用FPGA來設計符合自己需要的DDS系統(tǒng)就是一個很好的解決方法。
現場可編程門陣列(FPGA)器件具有工作速度快、集成度高、可靠性高和現場可編程等優(yōu)點，并且FPGA支持系統(tǒng)現場修改和調試，由此設計的DDS電路簡單，性能穩(wěn)定，也基本能滿足絕大多數通信系統(tǒng)的使用要求。

1 DDS的結構原理
DDS的基本原理是利用有限的離散數據，通過查表法得到信號的幅值，通過數模轉換器D／A后生成連續(xù)波。DDS的原理框圖如圖1所示。

其中：頻率控制字為fword；相位累加器的位數為N。相位累加器以步長fword做累加，產生所需的頻率控制數據；把得到的頻率控制數據作為地址對ROM存儲器進行尋址。數據存儲器(ROM)實質是一個相位／幅度轉換電路，ROM中存儲二進制碼表示所需合成信號的相位／幅度值，相位寄存器每尋址一次ROM，就輸出一個相對應的信號相位／幅度值。
理想情況下，累加器的N位全部用來尋址時，DDS的合成頻率為：

式中：fword為頻率控制字；N為相位累加器位數；fclk為輸入時鐘。當fworld=1時，得DDS的最小分辨率。如果改變頻率控制字，就可以改變合成的頻率的頻偏。

2 DDS調頻系統(tǒng)在FPGA中的實現
2．1 累加控制模塊的設計
累加控制模塊通過調用QuartusⅡ中模塊化庫LPM進行設計。即由加法器lpm_add_sub和乘法器lpm_mult及累加器altaccumulate模塊構成。若要求DDS系統(tǒng)精度高，相位累加器的位數N須較大?，F在大多數專用的DDS芯片的位數都在24～32位之間，這里取N=32。累加控制模塊如圖2所示。