基于FPGA的三相函數(shù)信號(hào)發(fā)生器設(shè)計(jì)

摘要：基于FPGA的三相函數(shù)信號(hào)發(fā)生器以DDS為核心，在Altera公司CycloneⅡ系列EP2C8T144C8上實(shí)現(xiàn)正弦波、方波、三角波和鋸齒波信號(hào)的產(chǎn)生，利用單片機(jī)PICl8F4550控制波形的頻率及相位差。同時(shí)單片機(jī)通過(guò)DAC0832控制波形數(shù)據(jù)轉(zhuǎn)換DAC902參考電壓實(shí)現(xiàn)在波形幅度的控制，D／A輸出的波形經(jīng)過(guò)放大、濾波后輸出。波形參數(shù)的輸入輸出通過(guò)觸摸屏和液晶屏實(shí)現(xiàn)，測(cè)試結(jié)果顯示該系統(tǒng)具有較高的精度和穩(wěn)定性。
關(guān)鍵詞：FPGA；三相；信號(hào)發(fā)生器；DAC902

模擬函數(shù)信號(hào)發(fā)生器輸出波形易受輸入波形的影響，難以實(shí)現(xiàn)移相控制，移相角度隨所接負(fù)載和時(shí)間等因素的影響而產(chǎn)生漂移，頻率、幅度的調(diào)節(jié)均依賴(lài)電位器實(shí)現(xiàn)，因此精度難以保證，也很難達(dá)到滿(mǎn)意的效果。基于FPGA的數(shù)字式三相信號(hào)發(fā)生器，精度較高，移相控制方便，實(shí)現(xiàn)頻率為1 Hz～10 MHz、幅度0．1～10 V，分辨率為1°，頻率和幅度的調(diào)節(jié)均可程控的三相函數(shù)信號(hào)發(fā)生器。系統(tǒng)還具有輸出靈活、易于系統(tǒng)升級(jí)等優(yōu)點(diǎn)。

1 函數(shù)信號(hào)發(fā)生器的原理
基于DDS原理，頻率控制字M和相位控制字P分別控制DDS輸出波形的頻率和相位。相位累加器是整個(gè)波形產(chǎn)生的核心，它有一個(gè)累加器和一個(gè)N位相位寄存器組成。每來(lái)一個(gè)時(shí)鐘脈沖，相位寄存器以步長(zhǎng)M增加，如圖1所示。相位寄存器的輸出與相位控制字相加，其結(jié)果作為波形查找表的地址。波形查找表由ROM構(gòu)成，內(nèi)部存有一個(gè)完整周期的波形的數(shù)字幅度信息，每個(gè)查找的地址對(duì)應(yīng)波形中0°～360°范圍的一個(gè)相位點(diǎn)。查找表輸入的地址信息映射達(dá)成波形幅度信號(hào)，同時(shí)輸出到數(shù)模轉(zhuǎn)換器的輸入段，DAC輸出的模擬信號(hào)經(jīng)過(guò)程控濾波器，可得到一個(gè)頻譜純凈的波形。

相位寄存器每經(jīng)過(guò)2N／M個(gè)fc時(shí)鐘周期后回到初始裝狀態(tài)，相應(yīng)地波形查表經(jīng)過(guò)一個(gè)循環(huán)回到初始位置，DDS輸出一個(gè)波形。輸出的波形周期為T(mén)out=(2N／M)Tc，頻率為

DDS的最小分辨率為fmin=fc／2N，當(dāng)M=2N-l(即一個(gè)周期內(nèi)只取兩個(gè)點(diǎn))時(shí)，DDS最高的基波合成頻率為foutmax=fc／2，根據(jù)取樣定理，這在理論上是可行的，考慮到失真度的問(wèn)題，取i(i>2)個(gè)點(diǎn)，則最高頻率為當(dāng)M=2N-3時(shí)，foutmax=fc／i。

2 系統(tǒng)總體設(shè)計(jì)
系統(tǒng)由單片機(jī)控制模塊、FPGA波形產(chǎn)生模塊、數(shù)模轉(zhuǎn)換模塊、濾波輸出模塊、觸摸屏輸入和液晶顯示模塊組成，單片機(jī)控制FPGA產(chǎn)生輸入頻率和相位差的三相正弦波、方波、三角波和鋸齒波，經(jīng)過(guò)D／A轉(zhuǎn)換后濾波輸出，三相波形的幅度也由單片機(jī)通過(guò)改變D／A的參考電壓控制。具體系統(tǒng)框圖，如圖2所示。

FPGA部分具體框圖，如圖3所示，基于DDS原理，主要由相位累加器、正弦波ROM查找表、方波發(fā)生器、三角波發(fā)生器、鋸齒波發(fā)生器和波形選擇模塊組成。根據(jù)單片機(jī)設(shè)置相移值調(diào)整三相波形的相位差，波形選擇也由單片機(jī)控制。