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SDH中E1接口數(shù)字分接復用器的VHDL設(shè)計及FPGA實現(xiàn)

作者: 時間:2010-08-18 來源:網(wǎng)絡(luò) 收藏


在接收端,復的SYNC檢測模塊在7路E1數(shù)據(jù)流中分別檢測出7個SYNC。通過SYNC扣除模塊扣除在分接器中插入的SYNC,并使得7路E1數(shù)據(jù)同步。之后,就可以對這7路E1數(shù)據(jù)進行并/串轉(zhuǎn)換了。對于轉(zhuǎn)換后的14Mbps數(shù)據(jù)還需要扣除在分接器中固定插入的零。根據(jù)要求對于12Mbps的數(shù)據(jù)再一次做幀頭/幀尾檢測以便在兩幀數(shù)據(jù)之間插入全“1”的空閑碼。這樣的就正確恢復出發(fā)送端的12Mbps碼流。

在發(fā)送端和接收端所有SYNC的處理都用FIFO技術(shù)來實現(xiàn)。電路設(shè)計采用硬件高級描述語言和狀態(tài)機來完成,用驗證實現(xiàn)。為提高電路的可實現(xiàn)性,設(shè)計全部采用D觸發(fā)器和邏輯門來實現(xiàn),并且綜合約束工具來控制內(nèi)部電路的路徑延時。

2 語言設(shè)計相對于傳統(tǒng)設(shè)計的優(yōu)點

(1)采用自頂向上(Top Down)的設(shè)計方法

與傳統(tǒng)的系統(tǒng)硬件設(shè)計從具體的設(shè)計單元開始不同,設(shè)計是從系統(tǒng)的總體要求出發(fā),先進行系統(tǒng)建模仿真,仿真通過后再利用VHDL層次化、結(jié)構(gòu)化及行為化的描述方法將各個模塊模型用可實現(xiàn)的VHDL電路描述替換。這對于一個非常大的硬件系統(tǒng)設(shè)計從總體上把握設(shè)計的可行性是非常重要的。


(2)采用系統(tǒng)的早期仿真

通過對系統(tǒng)建模的早期仿真便于在系統(tǒng)設(shè)計的早期發(fā)現(xiàn)設(shè)計中潛在的問題,與傳統(tǒng)的自下而上設(shè)計的后期仿真相比可大大縮短系統(tǒng)設(shè)計的周期。

(3)降低了硬件電路的設(shè)計難度

不需要象傳統(tǒng)的設(shè)計方法在設(shè)計前就要寫出電路的邏輯表達式、真值表及卡諾圖化簡,VHDL在設(shè)計計數(shù)器的時候只關(guān)心計數(shù)器的狀態(tài)就可以了。這樣也大大縮短系統(tǒng)設(shè)計的周期。這對于時間效益的現(xiàn)代社會是非常重要的。

(4)VHDL設(shè)計文檔的靈活性

用VHDL設(shè)計硬件電路,主要的設(shè)計文件是用VHDL編寫的源程序。如果需要也可以利用EDA軟件轉(zhuǎn)化為原理圖。另外,它資源量小,便于保存,可以方便地被其它設(shè)計所利用,可繼承性好,在源文件中可方便地加入注釋,可讀性好。

3 分接復用器的VHDL及狀態(tài)轉(zhuǎn)移圖設(shè)計

3.1 分接復用器頂層VHDL建模(Top level)及系統(tǒng)功能仿真

(1)系統(tǒng)發(fā)送頂層建模的VHDL端口描述

Library IEEE;

Use IEEE.std_logic_1164.all;--引用庫說明;

Entity TRAN_TOP is

Port (RESET : IN STD_LOGIC;--ststem reset signal;

XCLK_IN : IN STD_LOGIC;--14.336MHz input high clock;

DATAIN : IN STD_LOGIC;--12.544MHz input data;

CLK12M :OUT STD_LOGIC;--12.544MHz input clock;

READCLK_OUT:OUT STD_LOGIC;--2.048 MHz output clock;

ROUT:OUT STD_LOGIC_VECTOR(6 downto 0)-2.048 MHz 7 route -output data;

);

end TRAN_TOP;

(2)系統(tǒng)發(fā)送頂層建模的VHDL仿真波形

如圖3所示,送來的10M二進制的一幀數(shù)據(jù)(DATAIN)為“1100010001(幀頭)1111111111,1111111111,1111111111,11111111,1000000001 (幀尾)”。把分接為7路2M的數(shù)據(jù)如下:

ROUT0:0,0111111110(插入的SYNC)1011111,0(每7bit固定插入‘0’)10,111…(空閑碼)

ROUT1:0,0111111110(插入的SYNC)1011111,0(每7bit固定插入‘0’)10,111…(空閑碼)

ROUT2:0,0111111110(插入的SYNC)0111111,0(每7bit固定插入‘0’)10,111…(空閑碼)

ROUT3:0,0111111110(插入的SYNC)0111111,0(每7bit固定插入‘0’)10,111…(空閑碼)

ROUT4:0,0111111110(插入的SYNC)0111111,0(每7bit固定插入‘0’)00,111…(空閑碼)

ROUT5:0,0111111110(插入的SYNC)1111111,0(每7bit固定插入‘0’)01,111…(空閑碼)

ROUT6:0,0111111110(插入的SYNC)0111111,0(每7bit固定插入‘0’)0,1111…(空閑碼)

這樣,從仿真波形可知電路完成了每幀二進制10M數(shù)據(jù)分接為7路2M數(shù)據(jù)時在每路2M數(shù)據(jù)中插入SYNC(0111111110)、每7bit固定插入‘0’以及在10M數(shù)據(jù)每幀分接完后插入全1空閑碼的操作。

本文引用地址:http://m.butianyuan.cn/article/191612.htm



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