基于FPGA的∑-Δ D/A轉(zhuǎn)換器的設(shè)計(jì)與實(shí)現(xiàn)

圖1 脈沖密度調(diào)制

圖2 ∑-Δ DAC的內(nèi)部結(jié)構(gòu)圖

術(shù)語(yǔ)“∑-Δ”分別代表算術(shù)和與差，都可用二進(jìn)制加法器來(lái)產(chǎn)生。雖然Δ加法器的輸入是無(wú)符號(hào)數(shù)，但Δ和∑兩加法器的輸出被看作有符號(hào)數(shù)。Δ加法器用來(lái)計(jì)算DAC輸入與當(dāng)前DAC輸出之間的差值。由于DAC的輸出只有一位，非0即1，即全0或全1。如圖2 ∑-Δ DAC的結(jié)構(gòu)圖所示，Δ加法器的另一個(gè)輸入值由∑鎖存器最高位L[9]的兩個(gè)拷貝后面跟8個(gè)0產(chǎn)生，這也彌補(bǔ)了DAC輸入值是無(wú)符號(hào)數(shù)的問(wèn)題?！萍臃ㄆ鲗⑺纳弦淮屋敵觯ㄒ呀?jīng)保存在∑鎖存器）與Δ加法器的當(dāng)前輸出求和。

3∑-Δ DAC的FPGA實(shí)現(xiàn)

如圖2所示，∑-Δ DAC的內(nèi)部?jī)H由2個(gè)10位的二進(jìn)制加法器，1個(gè)10位的鎖存器和一個(gè)D觸發(fā)器組成，用FPGA實(shí)現(xiàn)時(shí)只需耗費(fèi)極少的邏輯資源，即使用最小的FPGA也能實(shí)現(xiàn)，本文采用了Xilinx Virtex FPGA，圖3給出了FPGA實(shí)現(xiàn)的頂層原理圖。輸入信號(hào)有8位寬的二進(jìn)制數(shù)字量DACin[7:0]、時(shí)鐘信號(hào)CLK和復(fù)位信號(hào)Reset；輸出信號(hào)為等幅脈沖串DACout，通過(guò)一個(gè)驅(qū)動(dòng)緩沖器OBUF_F_24（是Xilinx FPGA特有的SelectI/O資源，OBUF表示輸出緩沖器，F(xiàn)表示它的轉(zhuǎn)換速率快，24表示它的驅(qū)動(dòng)能力即輸出驅(qū)動(dòng)電流是24MA，基于LVTTL I/O標(biāo)準(zhǔn)）驅(qū)動(dòng)FPGA外部的模擬RC低通濾波器，該緩沖器的輸出端連接到FPGA的I/O端口，則它的驅(qū)動(dòng)電壓即為FPGA的I/O端口的供電電壓VCCO。表1列出了∑-Δ DAC的接口信號(hào)。

圖3 FPGA實(shí)現(xiàn)∑-Δ DAC的頂層原理圖

表1 ∑-Δ DAC的接口信號(hào)