基于FPGA的時(shí)間間隔測(cè)量模塊設(shè)計(jì)

4 功能實(shí)現(xiàn)及仿真
通過(guò)QuartusⅡ開(kāi)發(fā)環(huán)境，文本編輯方式，用VHDL語(yǔ)言進(jìn)行編程，生成圖元，結(jié)合頂層原理圖設(shè)計(jì)，實(shí)現(xiàn)信號(hào)預(yù)處理模塊原理圖，如圖4所示。

對(duì)編寫的程序進(jìn)行調(diào)試、編譯通過(guò)，然后進(jìn)行功能時(shí)序仿真，實(shí)現(xiàn)如果信號(hào)2到來(lái)之前已經(jīng)收到信號(hào)l，并且已經(jīng)在計(jì)數(shù)，但若小于預(yù)設(shè)的閘門關(guān)閉時(shí)間80 ns，則不進(jìn)行閘門關(guān)閉。即中斷保持高電平不變，停止信號(hào)保持低電平，感知器認(rèn)為此信號(hào)為非測(cè)量信號(hào)2，繼續(xù)監(jiān)測(cè)信號(hào)2的到來(lái)，如圖5所示。

如果信號(hào)2到來(lái)之前已經(jīng)收到信號(hào)1，并且已經(jīng)在計(jì)數(shù)，但若大于或是等于預(yù)設(shè)的閘門關(guān)閉時(shí)間80 ns，則進(jìn)行閘門關(guān)閉，即中斷由高電平跳變?yōu)榈碗娖?，停止信?hào)由低電平跳變?yōu)楦唠娖剑兄髋袛喑龃诵盘?hào)為所要測(cè)量的信號(hào)2，通知主控制器讀取數(shù)據(jù)，如圖6所示。

5 結(jié)論
該系統(tǒng)硬件設(shè)計(jì)采用Ahera公司的FPGA器件EPIC3T10017，同時(shí)軟件設(shè)計(jì)采用其公司自行開(kāi)發(fā)的QuartusII開(kāi)發(fā)環(huán)境進(jìn)行程序設(shè)計(jì)及其功能時(shí)序的仿真。實(shí)踐表明，由于FPGA器件簡(jiǎn)單易學(xué)，市場(chǎng)占有量大，開(kāi)發(fā)設(shè)計(jì)人員容易購(gòu)置，開(kāi)發(fā)技術(shù)易于掌握，尤其是FPGA本身功能強(qiáng)大，故其在工業(yè)控制領(lǐng)域中將占據(jù)重要的位置。這里所介紹的時(shí)間間隔測(cè)量技術(shù)可在靶場(chǎng)測(cè)試、激光測(cè)距、物理實(shí)驗(yàn)、航空航天等領(lǐng)域發(fā)揮良好的作用。