基于FPGA的超聲波氣體流量計(jì)中AGC的實(shí)現(xiàn)

3 數(shù)字AGC的設(shè)計(jì)
數(shù)字AGC系統(tǒng)組成包括A／D轉(zhuǎn)換器(ADC)、現(xiàn)場(chǎng)可編程門陣列(FPGA)、可編程只讀存儲(chǔ)器(PROM)，如圖2所示。

3．1 FPGA選型簡(jiǎn)介
該設(shè)計(jì)采用Altera公司的ACEX系列FPGA器件EPlK30TCl44-3作為核心控制器，其特點(diǎn)是：高密集型；適合大容量應(yīng)用的低成本可編程結(jié)構(gòu)；多電平標(biāo)準(zhǔn)系統(tǒng)，其I／O接口可驅(qū)動(dòng)2．5 V和3．3 v器件或被5 V器件驅(qū)動(dòng)；靈活的內(nèi)部連接；強(qiáng)大的I／0接口．對(duì)于每個(gè)I／0接口有獨(dú)立的三態(tài)輸出控制使能，對(duì)于每個(gè)I／O接口都有開漏輸出選擇。
EPIK30TCl44-3型FPGA滿足該系統(tǒng)設(shè)計(jì)要求，30 000個(gè)邏輯門適合于數(shù)字系統(tǒng)設(shè)計(jì)所需的邏輯門數(shù)量；多電平標(biāo)準(zhǔn)簡(jiǎn)化了FPGA與外部電路的接口；102個(gè)功能強(qiáng)大的I／0接口方便了FPGA外嗣電路設(shè)計(jì)；JATG邊界掃描功能為系統(tǒng)開發(fā)與完善提供了很大的方便。
3．2 FPGA內(nèi)部設(shè)計(jì)
該設(shè)計(jì)主要由乘法器、門限判決、寄存器、加／減計(jì)數(shù)器4個(gè)模塊組成，實(shí)現(xiàn)40 dB動(dòng)態(tài)范圍的控制。FPGA內(nèi)部框圖如圖3所示。

經(jīng)A／D采樣后的信號(hào)x(n)進(jìn)入FPGA進(jìn)行處理。x(n)首先進(jìn)入乘法器模塊與可控增益因子k(n)相乘，然后分成兩路。一路作為調(diào)整增益后的AGC輸出y(n)；另一路送入門限判決模塊。門限判別模塊包括門限判決器和增益查找表，門限判決器內(nèi)設(shè)有高低2個(gè)門限，當(dāng)輸入包絡(luò)信號(hào)電平大于高門限時(shí)，則認(rèn)為輸入信號(hào)過大，應(yīng)調(diào)整增益控制因子k(n)減?。寒?dāng)輸入包絡(luò)信號(hào)電平小于低門限時(shí)，則認(rèn)為輸入信號(hào)過小，應(yīng)調(diào)整增益控制因子k(n)增加。對(duì)于增加或減少的步進(jìn)量g(n)則從增益查找表中得到。加／減計(jì)數(shù)器模塊根據(jù)查找表得到的步進(jìn)因子g(n)及門限判決模塊提供的計(jì)數(shù)方向w(n)來調(diào)整增益控制因子的。
3．2．1 門限判決模塊
門限判決模塊用于限制加／減計(jì)數(shù)器控制號(hào)的波動(dòng)，防止環(huán)路振蕩，其內(nèi)設(shè)高低2個(gè)門之間的范圍即為AGC輸出信號(hào)的波動(dòng)范圍。防止AGC發(fā)生振蕩，該范圍應(yīng)該在滿足解調(diào)器要求的動(dòng)態(tài)范圍條件下足夠?qū)?，而不是恒定不變的電平值。如果大于高門限，則認(rèn)為信號(hào)過大，首先送給加／減計(jì)數(shù)器一個(gè)向下計(jì)數(shù)的信號(hào)，然后根據(jù)信號(hào)的范同從查找表中確定加／減計(jì)數(shù)器的步進(jìn)量；如果小于低門限，則認(rèn)為信號(hào)過小，首先送給加／減計(jì)數(shù)器一個(gè)向上計(jì)數(shù)的信號(hào)，然后根據(jù)信號(hào)的范圍從查找表中確定加／減計(jì)數(shù)器的步進(jìn)量；如果在兩門限之間，則加／減計(jì)數(shù)器的步進(jìn)量為零。