基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)

異或鑒相器的輸出為：

q（n）=q（n-1）+p（n） （2）

由上可得出反饋信號(hào)周期與輸入信號(hào)周期的差分方程：

to（n）=ts（n-1）+q（n-1）+ε{u（n-1）?[ts（n-1）-ts（n-2）]} （3）

式中：ε[?]是由于相位差引入的一個(gè)二階量，當(dāng)p(n)很小時(shí)，ε[?]是一個(gè)無窮小的量。在p(0)=O，q(O)==0，ε[?]=0的情況下，對(duì)式(3)進(jìn)行z變換得：

其特征方程為：

解得：

z1，2=0.5±0.5i，z3=0

由于|z1，2|=0.7071，|z3|=0
由此可知，系統(tǒng)穩(wěn)定。接下來討論系統(tǒng)對(duì)輸入信號(hào)的跟蹤誤差：

式中：b>0，當(dāng)|b|／|a|足夠小時(shí)，對(duì)上式做單邊z變換，利用中值定理得：

由此可見，穩(wěn)態(tài)誤差取決于輸入信號(hào)與本地信號(hào)初始相位誤差。由于系統(tǒng)最后穩(wěn)定在120 ns內(nèi)，而每個(gè)待鎖定碼元的寬度是2 000 ns，使用△表示鎖定后的最大誤差范圍，可得：

可見，穩(wěn)定后，偏移量△最多不超過6%。所以120 ns的穩(wěn)態(tài)誤差能滿足需要，系統(tǒng)可根據(jù)DPLL輸出周期為2μs的同步位時(shí)鐘下降沿可靠采樣，避免了亞穩(wěn)態(tài)現(xiàn)象的發(fā)生。穩(wěn)定后的Clk_DPD如圖8、圖9所示，滯后50ns，累計(jì)4次后，超前70ns，穩(wěn)定于絕對(duì)誤差120ns。Clk_DPD逐漸跟蹤rx0提取出其中隱含的位時(shí)鐘的過程如圖10所示。

示波器撲捉到DPLL鎖定輸入的曼徹斯特碼位時(shí)鐘的波形如圖11所示。

4 結(jié) 語(yǔ)
本文主要研究了一種基于FPGA、自頂向下、模塊化、用于提取位同步時(shí)鐘的全數(shù)字鎖相環(huán)設(shè)計(jì)方法。應(yīng)用Verilog硬件描述語(yǔ)言使設(shè)計(jì)更加靈活，不僅縮短了設(shè)計(jì)周期，而且可實(shí)現(xiàn)復(fù)雜的數(shù)字電路系統(tǒng)。本文測(cè)試中所用的待鎖定輸人數(shù)據(jù)由AM7960芯片輸出的曼徹斯特碼提供，通信速率為250 Kb／s，經(jīng)由MAx3485轉(zhuǎn)換成LVTTL電平信號(hào)，輸入FPGA芯片EPlC3T10017。由于曼徹斯特碼在每個(gè)碼元內(nèi)有一次跳變，鎖定后的時(shí)鐘是500 Kb／s。經(jīng)仿真測(cè)試，該DPLL具有鎖定相位時(shí)間短，鎖定后相位穩(wěn)定的特點(diǎn)，最大偏差不超過6％，這在理論上已加以證明，從而驗(yàn)證了設(shè)汁的正確性。