基于CycloneII系列FPGA的DDFS信號源實現(xiàn)

0 引言
在電子信息領域，函數(shù)發(fā)生器(信號源)是通用的設備。近年來電子信息技術的飛速發(fā)展，使得各領域?qū)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/信號源">信號源的要求在不斷提高。不但要求其頻率穩(wěn)定度和準確度高，要求頻率改變的方便性，而且還要求可以產(chǎn)生任意波形，輸出不同幅度的信號等。而實現(xiàn)頻率合成方法有許多種，但基本上可以歸納為直接頻率合成和間接頻率合成兩大類方法。采用傳統(tǒng)的頻率合成技術要實現(xiàn)上述要求，幾乎是不可能的。DDFS技術是自21世紀70年代出現(xiàn)的一種新型的直接頻率合成技術。DDFS技術是在信號的采樣定理的基礎上提出來的，從“相位”的概念出發(fā)，進行頻率合成，不但可利用晶體振蕩的高頻率穩(wěn)定度、高準確度，且頻率改變方便，轉(zhuǎn)換速度快，便于產(chǎn)生任意波形等，因此，DDFS技術是目前高精密度信號源的核心技術。目前已有專用的DDFS芯片，如美國AD公司的AD9850等可用于DDS信號源的開發(fā)，但其成本較高。本設計將采用DDFS技術，在FPGA上進行信號源的設計，其成本大大降低，且設計靈活方便，易于各種功能的擴展等。

1 DDFS技術原理
DDFS技術的原理：將對正弦等各種信號的采樣量化數(shù)據(jù)存入ROM存儲器中，在時鐘的控制下，依次或隔一定步進讀取ROM中的數(shù)據(jù)，再通過D／A轉(zhuǎn)換芯片及后級的低通濾波器來實現(xiàn)頻率合成的一種方法。其原理框圖如圖1所示。其主要的組成部分包括：相位累加器(也可理解為ROM存儲單元的讀地址發(fā)生單元)、正弦信號采樣量化數(shù)據(jù)存儲ROM表、D／A轉(zhuǎn)換及低通濾波器。

DDFS參數(shù)計算：DDFS的主要參數(shù)包括正弦信號的采樣點數(shù)，最高輸出頻率fomax，最低輸出頻率fomax及頻率分辨率△fo等。根據(jù)DDFS原理可知，在時鐘控制下將所有ROM存儲數(shù)據(jù)依次讀出，則輸出的信號周期最長Tomax=NTc，即輸出頻率最低為fomax；只讀出兩個點(∏／2和3∏／2)的采樣數(shù)據(jù)，則輸出的信號周期最短Tomin=2Tc，即輸出頻率最高為fomax。其中Tc為時鐘周期。相應計算如下。
(1)輸出信號頻率通式：fo=Sfc／2n，其中2n為采樣點個數(shù)N，故可知n為采樣后ROM的地址位數(shù)；其中S為步進長度，即每S個地址取一個采樣點；
(2)輸出最低頻率
(3)輸出最高頻率雖然根據(jù)奈奎斯特采樣定理，一個周期采樣兩個點即可保證信號的頻譜信息不丟失，但為了輸出信號濾波后失真較小，一個周期至少采樣8個點；故可知S的取值范圍應該為1～2n-3；
(4)頻率分辨率△fo：△fo=fc／2n，與最低頻率一致。

2 DDFS的FPGA實現(xiàn)的參數(shù)計算
本設計充分利用CycloneII系列FPGA芯片EP2C35的片上資源來實現(xiàn)一個基于DDFS的正弦信號源。由于此芯片的片上可用ROM單元為483，840位二進制，因此，片上ROM資源只能夠存儲215(32768)個8位二進制采樣點的數(shù)據(jù)。
(1)ROM資源優(yōu)化：由于是正弦信號，因此只要采樣其(0，n／2)區(qū)間上的函數(shù)值，即可根據(jù)其周期性及對稱性，求出其他區(qū)間上的相應的函數(shù)值。故，雖然片上資源只能存儲215(32768)個8位二進制數(shù)據(jù)，但利用正弦信號的對稱性，可實現(xiàn)217點采樣。由于正弦信號在(n～2n)間為負值，因此輸出函數(shù)值時，需要進行補碼轉(zhuǎn)換；
(2)地址位長度：ROM的尋址地址為15位二進制數(shù)；
(3)步進位長度：步進最大應為217／23=214，即步進為14位的二進制數(shù)；
(4)相位控制字：相位是指讀取數(shù)據(jù)時，應該屬于(0，2n)上的哪個區(qū)間，由于共有4個不同的區(qū)間。故可采用2位的二進制數(shù)來標識；不同的相位區(qū)間，決定著地址的讀取方向及輸出函數(shù)值是否取補碼運算；
(5)任意波形的產(chǎn)生：要產(chǎn)生任意波形，可利用任意波形如矩形脈沖、三角波、鋸齒波等的傅利葉級數(shù)分解表達式，取其前有限次(如10次)諧波進行求和并存入指定的RAM單元，再依次讀出數(shù)據(jù)，即可產(chǎn)生任意的信號。也可以將相應波形的數(shù)據(jù)進行采樣，存入ROM中，按一定步進進行讀取。通過以上分析，在充分利用片上存儲單元，不擴展外部存儲器，地址時鐘為10 MHz的基礎上，可得頻率分辨率為△f=78 Hz，輸出信號最高頻率(一個周期最少采樣8個點)為fomax=fc／8=1．25 MHz；輸出信號最低頻率為fomin=Sfc／2n|s=1=fc／217=78 Hz。若采樣點達到232個及以上，頻率分辨率可以做到0．015 Hz，達到mHz量級?？梢娎肅yclone II系列芯片設計出性能優(yōu)良的信號源。