基于Verilog HDL的DDS設(shè)計(jì)與仿真

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速發(fā)展，以及電子工程領(lǐng)域的實(shí)際需要，DDS日益顯露出優(yōu)于傳統(tǒng)頻率合成技術(shù)的一些性能，高分辨率、極短的頻率切換時(shí)間、相位噪聲低、便于集成等，逐步成為現(xiàn)代頻率合成技術(shù)中的佼佼者。

目前，DDS的設(shè)計(jì)大多是應(yīng)用HDL(Hardware Description Language)對(duì)其進(jìn)行邏輯描述。整個(gè)設(shè)計(jì)可以很容易地實(shí)現(xiàn)參數(shù)改變和設(shè)計(jì)移植，給設(shè)計(jì)者帶來很大的方便。Verilog HDL就是其中一種標(biāo)準(zhǔn)化的硬件描述語言，它不僅可以進(jìn)行功能描述，還可以對(duì)仿真測試矢量進(jìn)行設(shè)計(jì)。Altera公司開發(fā)的QuartusⅡ設(shè)計(jì)軟件，提供了Verilog HDL的設(shè)計(jì)界面以及編譯平臺(tái)，并且該公司還集成了可供程序下載的FPGA器件CYCLONEⅡ系列芯片，這樣大大縮短了DDS的設(shè)計(jì)周期。

1 DDS的設(shè)計(jì)原理

DDS的原理圖如圖1所示。DDS實(shí)現(xiàn)頻率合成主要是通過查表的方式進(jìn)行的。

正弦查詢表是一個(gè)只讀存儲(chǔ)器(ROM)，以相位為地址，存有1個(gè)或多個(gè)按0°～360°相位劃分幅值的正弦波幅度信息。相位累加器對(duì)頻率控制字進(jìn)行累加運(yùn)算，若需要還可以加入相位控制字，得到的結(jié)果作為正弦波查詢表的地址。正弦查詢表的輸出為數(shù)字化正弦幅度值，通過D／A轉(zhuǎn)換器轉(zhuǎn)化為近似正弦波的階梯波，再通過低通濾波器濾除高頻成分和噪聲最終得到一個(gè)純正度很高的正弦波。

1.1 建模

如圖2所示正弦波y=sin(2πx)，若以f量化的量化頻率對(duì)其幅度值進(jìn)行量化，一個(gè)周期可以得到M=f量化個(gè)幅度值。將這些幅度值按順序存入到ROM。相位累加器在參考時(shí)鐘的驅(qū)動(dòng)下，每來1個(gè)脈沖，輸出就會(huì)增加1個(gè)步長相位增量X，輸出數(shù)據(jù)作為地址送入ROM中，讀出對(duì)應(yīng)的幅度值形成相應(yīng)的波形。

1.2 參數(shù)設(shè)定

DDS輸出信號(hào)頻率：

其中，X為頻率累加器設(shè)定值；N為相位累加器位數(shù)；fc為參考時(shí)鐘頻率。

例如，假定基準(zhǔn)時(shí)鐘為200 MHz，累加器的位數(shù)為32，頻率控制字X為：

0x08000000H，即為227，則：

再設(shè)定頻率控制字X為0x80000000H，即為231，則：

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