具有64位數據檢糾錯功能的FPGA模塊設計

CCl校驗位相異對應出錯數據位列號倒數第二位為1；CC2對應列號倒數第3位為1，可以推出錯誤數據位的列號為110，同理行號相關的幾個校驗位中CC4，CC5出現相異可以推出錯誤數據位的行號為0110，由此可以知道出錯的數據位是DA22，再對確認出錯的數據位取反就實現了糾正1位錯誤的功能。而如果出現2位錯誤，比如數據位DAl和DA34同時出錯，如圖2中所示，這會引起新老校驗位中的CC0，CCl，CC3，CC4，CC6同時出現相異。這時如果還按照上述糾正1位錯誤時的算法，就會推出出錯數據位的行號為1011列號為011，這樣，就會認為是數據為DA51發(fā)生了翻轉，從而產生錯誤的檢糾錯結果，如圖2中粗箭頭所示。以前的測試數據表明，若在近地軌道中，SRAM存儲器中的每一個存儲數據位一天之內發(fā)生SEU概率約是10-7(位?天)，則可以推導出這個SRAM中1組64位的數據，在一天時間內有2位同時出現錯誤的可能性約為10-10(次?天)，在南大西洋輻射異常區(qū)和太陽活動高峰期，這種情況的發(fā)生率可能還會提高1～2個數量級。
為了避免在發(fā)生雙位元錯誤時出現錯檢錯糾的情況，需要增加1個校驗位CC7，它是所有數據位的奇偶校驗結果，即CC7=DA0DAlDA2DA3…DA63。這樣在每次出現1個數據位錯誤時，新生成的NCC7也都會與先前的值相異，而當數據位中有2個存儲單元出錯，其他校驗位會檢測有錯誤出現，但NCC7不會發(fā)生變化，NCC7CC7=0，這時就可以判斷出有雙位錯誤，從而使系統(tǒng)實現了檢測雙位錯誤的功能。

2 設計實現
將所有與主存儲器中數據一一對應的校驗位(CCl～CC8)存儲在另一個獨立的8位SRAM中，系統(tǒng)的硬件結構如圖3所示。

存儲校驗位的8位數據SRAM2同樣遇到出現SEU效應得可能，通過分析可以知道，SRAM2出現1位數據翻轉時，只有對應的一位數值與通過數據位新生成的校驗位數值相異，而其他的7個校驗位數據都沒有變化，此時對對應的校驗位取反就實現了糾錯功能。對于出現雙位元錯誤的可能，通過理論分析，可以知道一組8位的校驗數據在一天中出現這種情況的概率約為7×10-13。，相比于主存儲器而言降低了兩三個數量級，暫時可以不予考慮。
FPGA的檢糾錯邏輯設計采用VHDL語言實現。設計使主存儲器SRAMl中的64位數據新生成的NCC[7：0]與SRAM2中的7位校驗位CC[7：0]一起經過異或運算，生成8位的校正子，其中前7位就對應于前述定位錯誤數據的行號和列號的值，第8位用于判斷是否出現雙位元錯誤。8位校驗子的值可以求出1個64位糾錯掩碼(Mask)，用以校正單位元錯誤。如果未檢測到錯誤，此掩碼的所有位都為零。如果檢測到單位元錯誤，相應掩碼會屏蔽除錯誤位之外的所有位。下一階段，使用原始數據對此掩碼進行異或運算。最終，錯誤位被反轉(或校正)至正確狀態(tài)。如果檢測到雙位元錯誤，所有掩碼位也都為零。使用1個雙位的數組(ER[1，O])用于報告檢測的錯誤類型(“OO”表示無錯、“01”表示單位元錯誤、“10”表示雙位錯誤、“11”表示無法判斷的多位錯誤)。整個糾錯邏輯的工作過程如圖4所示。生成錯誤類型報告數組和相應的校正掩碼的工作都在同一時鐘周期內完成，體現了采用FPGA進行并行處理的獨特優(yōu)勢。

3 結 語
對綜合后進行仿真的結果進行分析，期間人為地加入1位、2位、3位隨機分布的數據位錯誤，該系統(tǒng)能夠在2個系統(tǒng)時鐘周期內對1位錯誤的情況成功地檢測并予以糾正；對2位和3位錯誤情況也都進行了正確的類別判定。仿真結果表明，設計的系統(tǒng)比較理想，能滿足設計要求。
然而對于整個星載計算機系統(tǒng)而言，空間中的應用環(huán)境非?？量?，輻射和粒子沖擊造成的影響絕不僅只在SRAM上，對FPGA，DSP等芯片同樣也會帶來各種復雜的影響，要消除這些影響，確保計算機系統(tǒng)可靠的工作，還需要廣大科技工作者進行大量的工作。